PCB科技 - 通過PCB電路板設計减少SSO

以下描述了基於SSO生成機制减少SSO的兩種基本設計方法 印刷電路板 配備FPGA.

1、减少電感耦合的設計方法

模擬結果表明，晶片封裝/PCB介面上的電感耦合是導致SSO波形中出現高頻尖峰的罪魁禍首。 尺寸為t×d的訊號環路由訊號通孔和最近的接地通孔組成。 該回路的大小表示感應耦合的强度。 輸入/輸出干擾回路的面積越大，產生的磁場越容易侵入相鄰的干擾回路。 受干擾的輸入/輸出信號環路的面積越大，越容易受到其他輸入/輸出環路的干擾。 囙此，為了减少串擾和參數t，設計中應使用較薄的PCB，並且PCB上的關鍵I/O應從較淺的訊號層引出。 同時，設計者可以通過縮短輸入/輸出過孔和接地過孔之間的距離來减少串擾。 設計者專業將一對輸入/輸出焊盤連接到接地層和VCCIO平面，以减少干擾引脚和被干擾引脚的訊號環路面積。

為了評估該方法的有效性，在FPGA I/O Bank1和Bank2上進行了兩次量測。 這兩組中的所有輸入/輸出埠均配寘為LVTTL 2.5-V介面，電流強度為12mA，並通過50Ω帶狀線與10pF電容器端接。

在銀行1中, 引脚AF30是受干擾的引脚. 在FPGA設計中, W24的6個引脚, W29, AC25, AC32型型, AE31和AH31程式設計為邏輯“0”, 它們連接到 PCB通孔. 五個針腳U28, AA24型型, AA26型型, AE28和AE30程式設計為邏輯“1”，並連接到PCB的VCCIO平面. 其他68 I/O埠以10MHz的頻率同時發生狀態變化, 所以它們是導致干擾的引脚. 用於比較, I/Os W24, W29, AC25, AC32, AE31, AH31, U28, AA24, AA26, AE28, 在氣缸組2中，AE30未程式設計為接地或VCCIO引脚, 但它們沒有被使用. 其他68個I/作業系統仍然同時打開和關閉.

實驗測試表明，與氣缸組2的G30相比，氣缸組1的AF30上的地面反彈减少了17%，功率凹陷也减少了13%。 模擬結果也驗證了這種改進。 由於可程式設計接地引脚的出現縮短了干擾回路和受干擾回路之間的距離d，囙此預計SSO會减少。 然而，由於無法减少晶片封裝中的訊號環路面積，囙此改善程度也有限。

2、通過合理設計降低PDN阻抗

電路板介面處的VCCIO和接地引脚之間的阻抗是FPGA晶片PDN效能評估的最重要標準。 該輸入阻抗可以通過使用有效的解耦策略和更薄的電源/接地層對來降低。 但最有效的方法是縮短將VCCIO焊球連接到VCCIO平面的電源過孔的長度。 此外，縮短功率通孔也將减少其和相鄰接地通孔形成的回路，使該回路不易受到干擾輸入/輸出回路狀態變化的影響。 囙此，在設計過程中，VCCIO平面應佈置得更靠近PCB的頂層。

本文摘要

本文全面分析了用FPGA類比PCB上的同步開關雜訊。 分析結果表明，封裝和PCB介面上的串擾以及封裝和PCB上的PDN阻抗分佈是SSO的兩個重要原因。

相關模型可用於幫助 PCB設計師 减少SSO並實現更好的PCB設計. 本文還介紹了幾種减少單點登錄的方法. 其中, 合理配置訊號層，充分利用可程式設計接地/電源引脚有助於减少PCB級感應串擾, 將VCCIO佈置在PCB堆棧中較淺的位置也可以降低PDN阻抗.