PCB新聞 - 硬體專家PCB設計經驗分享

One: cost saving
Phenomenon 1: The resistance value of these pull-up/下拉電阻器無關緊要, 所以選擇一個整數5K.
評論：市場上沒有5K的阻力值, 最接近的是4.99K (accuracy 1%), 然後是5.1K (accuracy 5%), 其成本是4的4倍和2倍.7K，精度20%. . 20%精度電阻器的電阻值僅為1, 1.5, 2.2, 3.3, 4.7, 6.8 (including integer multiples of 10); similarly, 20%精度電容器僅具有上述值. 如果選擇其他類型，則該值必須使用更高的精度, 而且成本將翻倍幾倍, 但它不會帶來任何好處.
現象2：面板上的指示燈應該選擇什麼顏色? 我覺得藍色更特別, so choose it
Comment: Other red, 綠色, 黃的, 橙色和其他顏色, regardless of size (under 5MM), 已經成熟了幾十年, 價格一般在50美分以下, 而藍色是在過去3到四年裏發明的. 科技成熟度和供應穩定性都較差, 但是價格要高出四到五倍. 現時, 藍色指示燈僅用於其他顏色無法替代的場合, such as displaying video signals
Wait.
現象3：該邏輯點也可以用74XX門電路構建, 但是太土了, 囙此，使用可程式設計邏輯器件, which looks much more high-end
Comment: 74XX gate circuit is only a few cents, 而複雜可程式設計邏輯器件至少要幾十美元, (GAL/朋友只有幾美元, but the company does not recommend it). 更不用說成本新增了N倍, 它還為生產和檔案添加了幾次工作.
現象4：我們的系統要求很高, 包括MEM, 中央處理器, FPGA and all chips must choose the fastest
Comment: Not every part of a high-speed system works at high speed, 每次設備速度提高一個級別, 價格幾乎翻了一番, 同時也給信號完整性問題帶來了很大的負面影響.
現象5: PCB設計 該板要求不高, 只需使用較細的導線並自動排列即可.
評論：自動佈線不可避免地會佔用更大的空間 PCB板 地區, 同時，它將產生比手動佈線多得多的過孔. 在大批量產品中, 影響 PCB製造商 考慮降低價格的是線路寬度和天橋, 除了商業因素. 孔的數量, 這分別影響PCB的產量和鑽頭的消耗量, 節省供應商成本, 並找到降價的原因.
現象6：只要程式穩定, 程式碼更長, and lower efficiency is not the key
Comment: CPU speed and memory space are all bought with money. 如果您在編寫程式碼時多花幾天時間來提高程式的效率, 囙此，减少CPU頻率和記憶體容量所節省的成本絕對值得. 複雜可程式設計邏輯器件/FPGA設計類似.
Two: Low-power design
Phenomenon 1: Our system is powered by 220V, 所以我們不需要關心功耗.
備註：低功耗設計不僅僅是為了省電, 更多的好處是，它降低了電源模組和冷卻系統的成本, 並且由於電流的减少，减少了電磁輻射和熱雜訊的干擾. 隨著設備溫度的降低, the life of the device is correspondingly extended (the operating temperature of a semiconductor device increases by 10 degrees, and the life is shortened by half)
Phenomenon 2: These bus signals are all pulled by resistors, so I feel more relieved
Comment: There are many reasons why signals need to be pulled up and down, 但並不是所有人都需要拉. 上拉和下拉電阻器拉動一個簡單的輸入信號, 電流小於幾十微安, 但是當被驅動訊號被拉動時, 電流將達到毫安培級. 當前的系統通常每個都有32比特地址數據, 如果244/245隔離匯流排和其他訊號被拉上, a few watts of power consumption will be consumed on these resistors (don't use the concept of 80 cents per kilowatt-hour to treat these few watts of power consumption).
現象3：如何處理這些未使用的I/O CPU和FPGA的埠? 讓它先空著, I'll talk about it later
Comment: If the unused I/O埠保持浮動, 由於外界的干擾，它可能會成為一個反復振盪的輸入信號, MOS器件的功耗基本上取決於門電路的翻轉次數. 如果它被拉起, 每個引脚也將具有微安電流, so the best way is to set it as output (of course, no other signals with driving can be connected to the outside)
Phenomenon 4: There are so many doors left in this FPGA to use up, so you can play to your heart’s content
Comment: The power consumption of FGPA is directly proportional to the number of flip-flops used and the number of flips. 因此, 同一類型FPGA在不同電路和不同時間的功耗可能相差100倍. 最小化高速觸發器的數量是降低FPGA功耗的根本途徑.
現象5：這些小晶片的功耗非常低, so there is no need to consider
Comment: It is difficult to determine the power consumption of the internal chip 那就是 not too complicated. 它主要由引脚上的電流决定. ABT16244空載時消耗小於1 mA, 但它的指示器是每個針腳. It can drive a load of 60 mA (such as matching a resistance of tens of ohms), 那就是, the maximum power consumption of a full load can reach 60*16=960mA. 當然, 只有電源電流這麼大, 熱量落在負載上.
現象6：記憶體有如此多的控制訊號. 我的董事會只需要使用OE和WE訊號. 晶片選擇應接地, 囙此，在讀取操作期間，數據的輸出速度要快得多.
Comment: The power consumption of most memories when the chip selection is valid (regardless of OE and WE) will be more than 100 times larger than when the chip selection is invalid. 因此, 應盡可能使用CS控制晶片, 只要滿足其他要求. 可以縮短晶片選擇脈衝的寬度.
現象7：為什麼這些訊號過沖? 只要比賽順利, it can be eliminated
Comment: Except for a few specific signals (such as 100BASE-T, CML), 有過沖. 只要不是很大, 它不一定需要匹配. 即使匹配, 它不一定與最好的匹配. 例如, TTL的輸出阻抗小於50歐姆, 有些甚至是20歐姆. 如果使用如此大的匹配電阻, 電流將非常大, 耗電量不可接受, 訊號幅值太小，無法使用. 此外, 輸出高電平和輸出低電平時，一般訊號的輸出阻抗不同, 沒有辦法實現完全匹配. 因此, TTL的匹配, LVDS, 422和其他訊號可以接受，只要實現過沖.
現象8：降低功耗是硬體人員的問題, and has nothing to do with software
Comment: The hardware is just a stage, 但軟件是表演者. 匯流排上幾乎每個晶片的訪問和每個訊號的翻轉幾乎都由軟件控制. If the software can reduce the number of accesses to the external memory (using more register variables, 更多地使用內部緩存, 等.), timely response to interrupts (interrupts are often low-level active with pull-up resistors), 針對特定板的其他具體措施將為降低功耗做出巨大貢獻.
Three: system efficiency
Phenomenon 1: This CPU with a main frequency of 100M can only handle 70%, 如果改成200米的頻率就可以了.
備註：系統的處理能力涉及多種因素. 在通信業務中, 瓶頸通常在記憶體中. 無論CPU有多快, 外部訪問不能快速，這是徒勞的.
現象2：具有較大緩存的CPU, it should be faster
Comment: The increase of CACHE does not necessarily lead to the improvement of system performance. 在某些情况下, 關閉緩存比使用緩存更快. 原因是移動到緩存中的數據必須多次重用，以提高系統效率. 因此, 在通信系統中, 通常只打開指令緩存. 即使數據緩存已打開, 它僅限於部分存儲空間, 例如堆疊部分. 同時, 程式設計還需要考慮緩存的容量和塊大小, 這涉及關鍵程式碼迴圈體的長度和跳轉範圍. 如果迴圈只比緩存大一點點, 迴圈是重複的, 這將是悲慘的.
現象3：那麼多任務使用中斷或査詢嗎? Stop it faster
Comment: The real-time interruption is strong, 但不一定快. 如果中斷的任務太多, 這個不能退出, 然後一個接一個地來, 系統很快就會崩潰. 如果任務數量大但非常頻繁, 大量的CPU能量花費在中斷的輸入和輸出開銷上, 系統效率極低. 如果切換到査詢模式, 效率可以大大提高, 但査詢有時不能滿足實时性要求, 所以最好的方法是在中斷中査詢, 那就是, 輸入中斷後, 將處理所有累積的任務，然後退出.
現象4：記憶體介面的計時是出廠默認配寘, no need to modify
Comment: The default values set by the BSP for the memory interface are all set according to the most conservative parameters. 在實際應用中, 公交車運行頻率和等待時間應結合參數進行合理調整. 有時降低頻率可以提高效率. 例如, 當RAM訪問週期為70ns，匯流排頻率為40M時, 設定3個週期的訪問時間, that is, 75ns； 如果匯流排頻率為50M, 必須將其設定為4週期, 實際訪問時間已降至80ns.
現象5：如果一個CPU不能處理它, 只需使用兩個分佈式處理, and the processing capacity can be doubled
Comment: For moving bricks, 兩個人的效率應該是一個人的兩倍； 用於繪畫, 只有一個人能幫上忙. 只有在對業務有更多瞭解後才能確定要使用多少CPU. 儘量降低兩個CPU之間的協調成本, and make 1+1 as close to 2 as possible, 永遠不要小於1.
現象6：該CPU具有DMA模塊, it must be fast to move data
Comment: The real DMA is to start both devices at the same time after the hardware preempts the bus, 在一個迴圈中閱讀這裡和那裡. 然而, 許多嵌入CPU的DMA只是類比. 在啟動每個DMA之前, a lot of preparatory work (setting the starting address and length, 等.) must be done. 轉讓期間, 通常先讀取晶片中的臨時記憶體, 然後寫出來. 也就是說, 移動數據一次需要兩個時鐘週期, which is faster than the software to move (no instruction fetching, no extra work such as loop jumps), 但是如果一次只移動幾個位元組, 你還需要做很多準備工作. 通常地, 它還涉及函數調用, 效率不高. 因此, 這種DMA僅適用於大數據塊.