PCB新聞 - 注意PCB佈局中的直角跡線、差分跡線和蛇形跡線

佈局是最基本的工作技能之一 PCB設計 工程師. 接線質量將直接影響整個系統的效能. 大多數高速設計理論必須最終通過佈局來實現和驗證. It can be seen that wiring is crucial in 高速PCB design. 以下將分析實際接線中可能遇到的一些情况的合理性, 並給出了一些更優化的路由策略.
主要從3個方面進行說明：直角佈線, 差動接線, 和蛇形佈線.

1. Right-angle routing
Right-angle wiring is generally a situation that needs to be avoided as much as possible in PCB wiring, 它幾乎已經成為衡量佈線質量的標準之一. 那麼，直角佈線對訊號傳輸有多大影響? 原則上, 直角佈線將改變傳輸線的線寬, 導致阻抗不連續. 事實上, 不僅是直角佈線, 但轉角和銳角佈線也可能導致阻抗變化.
The influence of right-angle routing on the signal is mainly reflected in three aspects:
One is that the corner can be equivalent to a capacitive load on the transmission line, which slows down the rise time;
Second, discontinuous impedance will cause signal 反射;
The third is the 電磁干擾 generated by the right-angle tip.

The parasitic capacitance caused by the right angle of the transmission line can be calculated by the following empirical formula:
C=6.1W(Er)1/2/2*C*Z0
在裡面 the above formula, C refers to the equivalent capacitance of the corner (unit: pF), W refers to the width of the trace (unit: inch), εr表示介質的介電常數, Z0是傳輸線的特性阻抗. 例如, for a 4.Mils 50 ohm transmission line (εr is 4.3), 直角帶來的電容約為0.0101pF, and then the rise time change caused by this can be estimated:
T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps
It can be seen through calculation that the capacitance effect brought by the right-angle trace is extremely small.
隨著直角軌跡的線寬新增, 那裡的阻抗會降低, 囙此會出現某種訊號反射現象. 我們可以根據傳輸線一章中提到的阻抗計算公式計算線寬新增後的等效阻抗, and then Calculate the reflection coefficient according to the empirical formula:
ρ=(Zs-Z0)/(Zs+Z0)
通常地, 直角佈線引起的阻抗變化在7%-20%之間, 所以最大反射係數約為0.1. 此外, 從下圖可以看出, 傳輸線的阻抗在W的長度內變化到最小值/2線, 然後在W時間後恢復到正常阻抗/2. 整個阻抗變化時間非常短, 通常在10ps以內. 在…內, 對於一般訊號傳輸來說，這種快速和微小的變化幾乎可以忽略不計.

許多人對直角佈線有這樣的理解. 他們認為尖端容易發射或接收電磁波並產生電磁干擾. 這已經成為許多人認為不能使用直角接線的原因之一. 然而, 許多實際測試結果表明，直角軌跡不會比直線產生更明顯的電磁干擾. 可能當前的儀器效能和測試水准限制了測試的準確性, 但至少它說明了一個問題. 直角佈線的輻射已經小於儀器本身的測量誤差.
一般來說, 直角佈線沒有想像的那麼可怕. 至少在GHz以下的應用中, 電容等任何影響, reflection, EMI, 等. 幾乎沒有反映在TDR測試中. 高速PCB design 工程師仍應關注佈局, 權力/地面設計, 和佈線設計. 通孔和其他方面. 當然, 雖然直角佈線的影響不是很嚴重, 這並不意味著我們將來都可以使用直角佈線. 注重細節是每一個優秀工程師必須具備的基本素質. 此外, 隨著數位電路的快速發展, 工程師處理的訊號頻率將繼續新增. 在10GHz以上射頻設計領域, 這些小直角可能成為高速問題的焦點.
2. Differential routing
Differential signal (Differential Signal) is more and more widely used in high-speed circuit design. 電路中最關鍵的訊號通常採用差分結構設計. 是什麼讓它如此受歡迎? 如何確保其在 PCB設計? 這兩個問題, 我們繼續討論下一部分.

什麼是差分訊號? 用外行的話來說, 驅動端發送兩個相等和反向訊號, 接收端通過比較兩個電壓之間的差异來判斷邏輯狀態“0”或“1”. 攜帶差分訊號的一對記錄道稱為差分記錄道.
與普通單端訊號道相比, differential signals have the most obvious advantages in the following three aspects:
a. 抗干擾能力强, 因為兩個差分記錄道之間的耦合非常好. 當有來自外部的雜訊干擾時, 它們幾乎同時耦合到兩條線路上, 接收端只關心兩個訊號之間的差异. 因此, 外部共模雜訊可以完全消除.
b. 它可以有效抑制電磁干擾. 出於同樣的原因, 由於兩個訊號的極性相反, 它們輻射的電磁場可以相互抵消. 聯軸器越緊, 釋放到外部世界的電磁能量越少.
c. 定時定位準確. 因為差分訊號的開關變換位於兩個訊號的交點處, 與普通單端訊號不同, 這取決於要確定的高閾值電壓和低閾值電壓, 受工藝和溫度的影響較小, 這可以减少定時誤差., 但也更適用於低幅度訊號電路. The current popular LVDS (low voltage differential signaling) refers to this small amplitude differential signaling technology.
對於PCB工程師, 最令人擔憂的是如何確保在實際接線中充分利用差分接線的這些優勢. 也許任何接觸過佈局的人都會理解差動接線的一般要求, 那就是, “等長等距”. 等長是為了確保兩個差分訊號始終保持相反的極性，並减少共模分量； 等距主要是為了確保兩者的差分阻抗一致，並减少反射. “盡可能靠近”有時是差動接線的要求之一. 但所有這些規則並不是機械地適用的, 許多工程師似乎仍然不理解高速差分訊號傳輸的本質. 以下重點介紹PCB差分訊號設計中的幾個常見誤解.
誤解1：人們認為差分訊號不需要接地層作為返回路徑, 或者差分記錄道為彼此提供了返回路徑. 造成這種誤解的原因是他們被表面現象所迷惑, 或者高速訊號傳輸機制不够深入. 從圖1-8-15中接收端的結構來看, 可以看出，電晶體Q3和Q4的發射極電流相等且相反, and their currents at the ground exactly cancel each other (I1=0), 囙此，差分電路是類似的反彈和其他雜訊訊號，可能存在於電源和接地層是不敏感的. 接地層的部分回波抵消並不意味著差分電路不使用基準面作為訊號回波路徑. 事實上, 在訊號返回分析中, 差動接線和普通單端接線的機理相同, 那就是, 高頻訊號總是沿著電感最小的回路回流, 最大的區別是除了對地的耦合之外, 差動線路也具有相互耦合. 哪種耦合很强, 哪一條成為主要的返回路徑. 圖1-8-16是單端訊號和差分訊號的地磁場分佈示意圖.

In PCB設計, 差分記錄道之間的耦合通常很小, 通常僅占耦合度的10%到20%, 更重要的是與地面的耦合, 所以微分軌跡的主返回路徑仍然存在於地平面上 . 當地平面不連續時, 差分記錄道之間的耦合將在沒有基準面的區域中提供主返回路徑, 如圖1-8-17所示. 雖然基準面的不連續性對微分軌跡的影響不如普通單端軌跡嚴重, 它仍然會降低差分訊號的質量並新增EMI, 應盡可能避免. 一些設計人員認為，可以移除差分軌跡下的基準面，以抑制差分傳輸中的一些共模訊號. 然而, 這種方法在理論上是不可取的. 如何控制阻抗? 不為共模訊號提供接地阻抗回路將不可避免地導致EMI輻射. 這種做法弊大於利.

誤解2：人們認為保持等間距比匹配線長度更重要. 在實際中 PCB佈局, 通常不可能同時滿足差速器設計的要求. 由於引脚分佈的存在, 過孔, 和佈線空間, 線路長度匹配的目的必須通過適當的繞組來實現, 但結果必然是差分對的某些區域不能平行. 現在我們該怎麼辦? 哪種選擇? 得出結論之前, 讓我們看一下以下類比結果.

從以上類比結果來看, 方案1和方案2的波形幾乎一致, 也就是說, 不等間距造成的影響最小. 相比之下, 線路長度不匹配對定時的影響要大得多. (（方案3）). 從理論分析, 儘管不一致的間距會導致差分阻抗變化, 因為差分對本身之間的耦合並不顯著, 阻抗變化範圍也很小, 通常在10%以內, 這只相當於一次通過. 孔引起的反射不會對訊號傳輸產生顯著影響. 一旦線路長度不匹配, 除了定時偏移, 在差分訊號中引入共模分量, 這會降低訊號質量並新增EMI.
可以說，PCB差分跡線設計中最重要的規則是匹配線長度, 其他規則可根據設計要求和實際應用靈活處理.
誤解3：認為差動接線必須非常接近. 保持差分軌跡接近無非是為了增强它們的耦合, 這不僅可以提高對雜訊的免疫力, 而且還充分利用磁場的相反極性來抵消對外界的電磁干擾. 雖然這種方法在大多數情况下非常有益, 它不是絕對的. 如果我們能確保它們完全免受外部干擾, 然後我們不需要使用强耦合來實現抗干擾. 以及抑制電磁干擾的目的. 我們如何確保差分記錄道的良好隔離和遮罩? 新增與其他訊號軌跡的間距是最基本的方法之一. 電磁場能量隨距離的平方而减小. Generally, 當行距超過線寬的4倍時, 它們之間的干擾非常弱. 可以忽略. 此外, 接地層隔離也能起到良好的遮罩作用. This structure is often used in high-frequency (above 10G) IC package PCB設計. 它被稱為共面波導結構, 可以確保嚴格的差分阻抗. Control (2Z0), 如圖1-8-19所示.

差分記錄道也可以在不同的訊號層中運行, 但通常不建議使用這種方法, 因為不同層產生的阻抗和通孔的差异將破壞差模傳輸的效果，並引入共模雜訊. 此外, 如果相鄰兩層不緊密耦合, 這將降低微分軌跡抵抗雜訊的能力, 但是如果你能與周圍的痕迹保持適當的距離, 串擾不是問題. At general frequencies (below GHz), 電磁干擾不會是一個嚴重的問題. 實驗表明，距離差分軌跡500密耳處的輻射能量衰减在3米處達到60dB, 這足以滿足FCC電磁輻射標準, 囙此，設計者不必太擔心差動線路耦合不足引起的電磁不相容.

3. Serpentine line
Snake line is a type of routing method often used in Layout. 其主要目的是調整延遲以滿足系統定時設計要求. 設計者首先必須瞭解：蛇形線會破壞訊號質量, 更改傳輸延遲, 接線時儘量避免使用. 然而, 在實際設計中, 為了確保訊號有足够的保持時間, 或者减少同一組訊號之間的時間偏移, 通常有必要故意纏繞電線.

所以, 蛇形線路對訊號傳輸有什麼影響? 接線時應注意什麼? The two most critical parameters are the parallel coupling length (Lp) and the coupling distance (S), 如圖1-8-21所示. 明顯地, 當訊號在蛇形軌跡上傳輸時, 平行線段將以差分模式耦合. S越小，Lp越大, 耦合度越大. 這可能會導致傳輸延遲减少, 由於串擾，訊號質量大大降低. 該機制可參攷第3章中的共模和差模串擾分析.

The following are some suggestions for Layout engineers when dealing with serpentine lines:
1. Try to increase the distance (S) of parallel line segments, 至少大於3H, H是指訊號軌跡到基準面的距離. 用外行的話來說, 這是一個大轉彎. 只要S足够大, 幾乎可以完全避免互耦效應.
2. 减少聯軸器長度Lp, 當雙Lp延遲接近或超過訊號上升時間時, 產生的串擾將達到飽和.
3. 帶狀線或嵌入式微帶的蛇形線引起的訊號傳輸延遲小於微帶的訊號傳輸延遲. 理論上, 帶狀線不會因差模串擾而影響傳輸速率.
4. 適用於高速訊號線和具有嚴格定時要求的訊號線, 儘量不要使用蛇形線條, 尤其是在小區域.
5. 您經常可以在任何角度使用蛇形軌跡, 如圖1-8-20中的C結構, 可以有效减少相互耦合.
6. In 高速PCB design, 蛇形線路沒有所謂的濾波或抗干擾能力, 只能降低訊號質量, 囙此，它僅用於定時匹配，沒有其他用途.