PCB科技 - 為什麼高速PCB需要等長佈線？

為什麼高速 PCBA 需要等長接線?
高速訊號的有效建立和維護視窗相對較小. 將數據和控制訊號保持在有效視窗內, 數據之間軌跡長度的差异, 時鐘或數據, 控制訊號之間的距離很小. 具體允許偏差可通過計算延時獲得.
事實上, 一般來說, 順序邏輯訊號必須滿足設定時間和保持時間，並有一定的裕度. 只要滿足此條件, 訊號的長度可能不完全相等. 然而, the actual situation is that for high-speed signals (such as DDR2, DDR3, FSB), it is impossible to know whether the timing meets the setup time and hold time requirements during the design (there are too many influencing factors, including the internal wiring and capacitance of the chip). 必須考慮負載引起的延遲差, it is difficult to estimate the actual value through calculation), a controllable delay device must be set inside the chip (the delay is controlled by the register), 然後掃描寄存器的值以嘗試各種延遲. And by observing the signal (look at the waveform directly, and measure the setup and hold time) to determine the delay value to meet the setup time and hold time requirements. 然而, 通常僅在一條或幾條訊號線上觀察到相同類型的訊號. 為了使所有訊號滿足定時要求, 有必要規定相同類型的訊號線在長度上完全相等.

以上為高速並行訊號. 用於高速串列訊號, 如果他們被計時, 時鐘和串列數據還必須滿足設定和保持時間要求, 所以長度也必須控制.
雖然有些高速串列訊號有時鐘, 該時鐘不用於鎖存數據，而是用於頻率較低的參攷時鐘. 然後，多通道之間的數據和時鐘以及數據的傾斜可以更加鬆散, 沒有必要嚴格等待. 長的, 因為接收晶片可以正確地找到每個通道的起始比特，並使用PLL倍頻和相移來鎖定數據. 例如, TMDS訊號, 串列數據的差分對長度必須嚴格相等, 但數據之間的偏差放寬到++/-時鐘週期的20%. 然而, 為了避免不必要的問題, 一般來說, 串列訊號（如TMD和PCI-E）在通道之間的長度必須相等, 但允許偏差可能相對較大, 例如200ps或更高.

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