精密PCB製造、高頻PCB、高速PCB、標準PCB、多層PCB和PCB組裝。
我做主機板已經兩年多了。 我做了龍芯2F記憶體和板載記憶體粒子的設計，也做了原子N450記憶體和板載記憶體粒子的設計。 我想寫一些總結，我發現互聯網上已經有很多這樣的文章，現在我寫多一點作為參攷補充。 以下內容主要針對DDR2 667記憶體的設計。
Signal grouping:
In DDR2 wiring, 通常將訊號分成幾組進行設計, 被劃分為同一組的訊號具有相關或相似的訊號特徵.
時鐘組：差分時鐘訊號, 每對訊號具有相同的頻率和相位. ckp0和ckn0是一對.
數據組：用於主機板64比特DDR2記憶體, every 8 bits (那就是, a byte) of data can be divided into eight groups. Data dq[0:7], 數據遮罩dqm0, 數據選通差分訊號dqsp0和dqsn0為一組, 等等. 同一數據組的訊號應路由到同一訊號層, 層也應該一起改變. 為了便於在同一訊號層上佈線, 數據比特可以交換. 例如, 當dq2訊號路由時, 我們發現，如果按照示意圖佈線, 它將與dq4交錯, 囙此必須更改圖層. 我們可以通過交換數據比特使訊號進入同一層. 比特中存儲的內容也是讀取的內容. 掉期不會受到影響, 但交換條件必須在同一組中的8比特之間.
住址/comm和 group: MA[0:14], BA0, BA1, BA2級, RAS公司, CAS, WE
Control group: Clock enable CKE, 晶片選擇CS, 和終端電阻選通ODT是一組. 對於記憶體模組, DIMM0使用CKE0, CKE1, CS0, CS1, ODT0, ODT1. 設計車載記憶體時, 您可以使用CKE0, CS0, ODT0控制4個16比特記憶體晶片.
PCB stack:
For a six-layer board, 一般堆棧位於頂部, 接地, 訊號2, 訊號3, 功率, 和底部. 通常地, 最好使用GND作為訊號的基準面. 軌跡的阻抗由軌跡的寬度决定, 痕迹銅箔的厚度, 軌跡到基準面的距離, 基準面銅箔和板電介質資料的厚度. 這個 PCB設計 應符合CPU製造商的阻抗設計要求，以設定堆棧. 地板. 全體的 PCB設計 軟件也可以計算阻抗. 在找到PCB製造商並瞭解薄板電介質厚度的資料後, 您可以自行設計堆棧和線寬. 地址/命令訊號和控制訊號可以使用1.8V記憶體工作電壓作為基準面.
Length control:
For high-frequency signals such as DDR2, 軌跡長度應計算到CPU核心, 這引入了一個稱為包長度的概念. 矽片通過物理和化學方法蝕刻到CPU內核中, 然後CPU核心被封裝在一個小的PCB基板上，成為我們常用的CPU. 從小PCB上的引脚到CPU核心的軌跡長度稱為封裝長度.
同秩記憶體的時鐘長度應控制在正負5密耳以內.
同一數據組中所有記錄道的長度應控制在數據選通訊號DQS的正負20密耳範圍內. 不同數據組之間的長度可能不同, 但它應該控制在時鐘訊號的正負500密耳之內.
地址/命令組訊號長度控制不是特別嚴格. INTEL Atom N450要求將時鐘訊號控制在-500密耳到+1000密耳之間. 也就是說, 最長和最短訊號之間的差值可能為1500mil, 但在佈線時，最好盡可能减少訊號長度差. 佈線時，如果這些組的訊號長度完全相等，則沒有問題, 但它佔用了大量PCB空間和時間. 如果地址的長度/命令訊號超過時鐘訊號的數千英里, 需要在BIOS固件中進行調整. 控制在CPU要求範圍內. 需要板載記憶體時, 只需配寘記憶體SPD.
控制組訊號長度控制要求與地址類似/指揮組訊號要求. 設計時, 應按照CPU製造商的要求進行. INTEL Atom N450要求將時鐘訊號控制在0mil到+1000mil之間.
Trace spacing:
通常地 speaking, 佈線應根據3W原則進行, that is, 同一平面上的行距是線寬的3倍. 但這不是必要的, 英特爾的要求相對較小. Generally, 彎曲軌跡的間距可以為16至20密耳, 時鐘訊號可以新增到30密耳. 應適當擴大不同訊號組之間的距離, 可以超過20密耳, 和地址之間的距離/命令組和控制組訊號可以小於8密耳. BGA扇出區域之間的距離可以很小, 電纜佈線後，應根據CPU設計要求佈線.
other:
A 20mil line can be used for the VREF trace, 和一個0.每個設備應添加1uf電容器.
VTT軌跡應高於135mil, 每四個電阻應連接到0.1uf電容器, 兩端應連接到10uf電容器.
