PCB新聞 - 高速FPGA電路板設計要點

在 PCB板設計, 為了儘量減少串擾, 微帶線和帶狀線的佈局可以遵循幾個準則. 對於雙帶狀線路佈局, 接線在兩層內板上進行, 兩側都有一個電壓基準面. 此時, 最好對相鄰層板的所有導線使用正交佈線科技，以最大化兩個訊號層之間的距離. 電介質資料的厚度, 並最小化每個訊號層與其相鄰參攷平面之間的距離, 同時保持所需的阻抗.

微帶或帶狀線佈線指南

軌跡間距至少是電路板佈線層之間介電層厚度的3倍； 最好使用類比工具提前類比其行為。

對於關鍵的高速網絡，使用差分拓撲而不是單端拓撲來最小化共模雜訊的影響。 在設計限制範圍內，嘗試匹配差分訊號路徑的正極和負極引脚。

减少單端訊號的耦合效應，保留適當的間距（大於軌跡寬度的3倍），或在不同的板層上佈線（相鄰層佈線相互正交）。 此外，使用類比工具也是滿足間距要求的好方法。

最小化訊號終止訊號之間的並行長度。

同時轉換雜訊

當時鐘和輸入/輸出資料速率新增時，輸出轉換的次數相應减少，訊號路徑放電和充電期間的瞬態電流相應新增。 這些電流可能導致板級接地反彈現象，即接地電壓/Vcc暫態升高/下降。 非理想電源的大瞬態電流將導致Vcc的暫態下降（Vcc下降或弧垂）。 下麵給出了一些好的電路板設計規則，以幫助减少這些同時轉換雜訊的影響。

該圖顯示了充分利用可用輸入/輸出時建議的訊號、電源和接地層數量。

將未使用的輸入/輸出引脚配寘為輸出引脚，並用低電壓驅動它們，以减少接地反彈。

儘量減少同時轉換輸出引脚的數量，使其均勻分佈在整個FPGA輸入/輸出部分。

當不需要高邊緣速率時，FPGA輸出選擇低轉換速率。

將Vcc插入 多層PCB板 消除高速記錄道對每層的影響.

將所有電路板層用於Vcc和接地可以最大限度地减少這些平面的電阻和電感，從而提供具有較低電容和雜訊的低電感源，並在這些平面附近的訊號層上返回邏輯訊號。

預加重、均衡

最先進FPGA的高速收發器功能使其成為高效的可程式設計片上系統組件, 同時也為電路板設計師帶來了獨特的挑戰. 關鍵問題, 尤其與佈局有關, 是頻率相關的傳輸損耗, 這主要是由集膚效應和介電損耗引起的. When high-frequency signals are transmitted on the surface of conductors (such as PCB traces), 由於導線的自感，會出現集膚效應. 這種效應减少了導線的有效傳導面積，並削弱了訊號的高頻分量. 介電損耗是由層間介電材料的電容效應引起的. 趨膚效應與頻率的平方根成正比, 介電損耗與頻率成正比； 因此, 介質損耗是高頻訊號衰减的主要損耗機制.

資料速率越高，集膚效應和介電損耗越嚴重。 對於1Gbps系統，連結上的信號電平降低是可以接受的，但對於6Gbps系統是不可接受的。 然而，當前收發器具有發射器預加重和接收器均衡功能，以補償高頻通道失真。 它們還可以增强信號完整性並放寬對軌跡長度的限制。 這些訊號調節科技延長了標準FR-4資料的壽命，並可以支持更高的資料速率。 由於FR-4資料中的訊號衰减，在6.375Gbps下工作時，允許的軌跡長度限制為幾英寸。 預加重和均衡功能可以將其擴展到40英寸以上。

一些高性能FPGA集成了可程式設計預加重和均衡功能, 例如Stratix II GX設備, 所以他們可以使用FR-4資料, 放寬最大軌跡長度和其他佈局限制, 並降低 PCB板. 預加重功能可以有效地增强訊號的高頻成分. The 4-tap pre-emphasis circuit in Stratix II GX can reduce the scattering of signal components (the space spreading from one bit to another). 預加重電路最多可提供500%的預加重. 根據資料速率, 軌跡長度和連結特性, 每個抽頭最多可優化到16個級別.

Stratix II GX接收器包括增益級和線性等化器，以補償訊號衰减。 除了輸入增益級之外，該設備還允許電路板設計者具有17dB的最大均衡電平，並且可以使用16個等化器級中的任何一個來克服電路板損耗問題。 均衡和預加重功能可用於協調環境，或用於單獨優化特定連結。

當系統運行時，或者當卡插入背板或其他主機殼後進行配寘時，設計者可以更改Stratix II GX FPGA中的預加重和均衡階段。 這使系統設計者能够靈活地將預加重和均衡級別自動設定為預定值。 此外，根據將板插入主機殼或背板上的哪個插槽，還可以動態確定這些值。

電磁干擾問題和調試

印刷電路板引起的電磁干擾與電流或電壓隨時間的變化以及電路的串聯電感成正比。 高效的電路板設計可以最大限度地减少電磁干擾，但不一定完全消除電磁干擾。 消除“入侵者”或“熱”訊號，並適當參攷地平面發送訊號，也有助於减少電磁干擾。 最後，使用當今市場上常見的表面貼裝組件也是减少電磁干擾的一種方法。

複雜高速的調試和測試 PCB設計 變得越來越困難, 因為一些傳統的單板調試方法, 例如測試探針和“釘床”測試儀, 可能不適合這些設計. 這種新型的高速設計可以利用具有系統內程式設計功能和FPGA可能具有的內寘自檢功能的JTAG測試工具. Designers should use the same guidelines to set the JTAG test clock input (TCK) signal as the system clock. 此外, 最小化一個設備的測試數據輸出和另一個設備的測試資料登錄之間的JTAG掃描鏈跟踪的長度也非常重要.

要使用嵌入式高速FPGA進行成功的設計，您需要充分的高速板設計實踐，並充分瞭解FPGA的功能，如引脚排列、電路板資料和堆疊、電路板佈局和終端模式。 合理使用內寘收發器的預加重和均衡功能也非常重要。 可以將以上幾點結合起來，以實現具有穩定可製造性的可靠設計。 仔細考慮所有這些因素，再加上正確的類比和分析，可以最大限度地减少電路板原型中發生事故的可能性，並將有助於減輕電路板開發專案的壓力。