PCB科技 - 防pcb高速A／D轉換器的時鐘穩定設計

近年來, 國外對高速A的研究/D轉換器一直是最活躍的, and some improved structures have appeared in the basic Flash structure [2], such as subranging circuit structures (such as half-flash structure, 筦道, 多級結構, Multistep structure). 事實上, 它們是由多個閃存電路結構和其他不同形式的功能電路組成的電路結構. 這種結構可以彌補基本Flash電路結構的缺點，是一種高速的, 高解析度A/D轉換器. 這種結構正逐漸取代長期存在的合成孔徑雷達和整體結構, 還有一種每級比特電路結構. 在此基礎上進一步改進, you will get a A circuit structure called Folding (also called Mag Amps structure) This is a Gray code serial output structure. 這些 PCB電路設計 科技是高速發展的, 高解析度, 和高性能A/D轉換器. 發揮了積極的推動作用.

此外, 在高解析度A的電路設計科技中/D轉換器, Î-Î電路結構是現時非常流行的電路設計科技. 這種電路結構不僅適用於高解析度低速或中速A/D轉換器. 將逐步取代合成孔徑雷達和積分電路結構, 這種結構與筦道結構相結合, 有望實現更高的分辯率, 和更高的速度A/D轉換器.
PCB打樣 clock duty cycle stabilization circuit
With the continuous expansion and performance improvement of electronic systems in weapons and equipment in the new era, 電子系統的複雜性也在新增. 為了確保數據採樣的能力和效能, 控制迴響, 和電子系統的數位處理, 現代軍事電子系統/D轉換器也越來越高, 特別是軍用資料通信系統和資料獲取系統. 對高速高解析度A的需求/D轉換器正在新增. 時鐘占空比穩定電路用作高速, 高精度A的覈心單元/D converter plays a vital role in the performance of the converter’s signal-to-noise ratio (SNR) and effective bit (ENOB). 因此, 必須確保高速, 高精度A/D轉換器的效能, 必須確保採樣和編碼時鐘具有合適的占空比和較小的抖動. 因此, 對時鐘占空比穩定電路進行研究是非常必要的.
由於時鐘占空比穩定電路是高速電路的覈心單元, 高精度A/D轉換器, 幾乎沒有配備獨立時鐘占空比穩定電路的產品, 僅在高速情况下報告, 高精度A/D轉換器. 與其他公司的產品相比, ADI's products can improve the sampling performance mainly due to the improvement of the DCS (duty cycle stabilizer) circuit. DCS電路負責减少時鐘訊號的抖動, 採樣時間取決於時鐘. 訊號, 以往各公司的DCS電路只能將抖動控制在0左右.25便士, 而新的高性能產品AD9446和LTC2208可以將抖動降低到50fs左右. 通常地, 减少抖動可以提高信噪比, thereby increasing the effective resolution ( ENOB: effective number of bits), 並且可以實現大於100Msps的取樣速率，同時達到16比特量化數. 如果在不控制抖動的情况下新增取樣速率, ENOB將减少，並且無法獲得所需的分辯率. 新增量化位數是不可能的. 隨著高性能A的發展/D轉換器, DCS電路可以向更高的速度方向發展, 抖動和穩定性更少. 錶1列出了國外A中的時鐘占空比/D轉換器. 穩定電路的主要科技和參數名額.
事實上, 目前為止, AD的60fs抖動是最小的. 現在孔徑抖動通常控制在1ps左右, 抖動高於這個數甚至幾十ps實際上意義不大.
的實現方法 PCB打樣 clock stabilization circuit
From the current research situation at home and abroad, the clock circuit used to stabilize the high-speed ADC is mainly a phase-locked loop (Phase-locked loop, PLL). 鎖相系統本質上是一個閉環相位控制系統. 簡單地說, 它是一種可以在頻率和相位方面使輸出信號與輸入信號同步的電路, 那就是, after the system enters the locked state (or synchronized state), 振盪器輸出信號和輸入信號之間的相位差為零或保持恒定. 因為鎖相環有許多優良的特性, 它可以廣泛應用於高性能處理器的時鐘生成和分配, 系統頻率合成和轉換, 和自動頻率調諧跟踪, 數位通信中的比特同步選取, 相位鎖定, 鎖相倍頻和分頻, 等.
This article proposes a delay-locked loop DLL (Delay-locked loop DLL) design. 事實上, 鎖相環主要使用鑒相器和濾波器來監測迴響時鐘訊號和輸入時鐘訊號, 然後使用產生的電壓差控制壓控振盪器，以產生類似於輸入時鐘的訊號, 最終達到頻率鎖定的目的. DLL的功能是在輸入時鐘和迴響時鐘之間插入延遲脈衝，直到兩個時鐘的上升沿對齊, 當實現同步時, 當輸入時鐘脈衝邊緣和迴響脈衝邊緣對齊時, 片上延遲鎖相環DLL都可以鎖定. 時鐘鎖定後, 電路不再調整，兩個時鐘之間沒有差异. 以這種管道, 片內延遲鎖相環使用DLL輸出時鐘來補償時鐘分配網絡引起的時間延遲, 從而有效地改善了時鐘源和負載. 之間的時間延遲. 首先, 延遲線的雜訊比振盪器小. 這是因為波形中受損的過零點在延遲線末端消失, 它在振盪器電路中再迴圈, 第二，產生更多, 延遲時間在動態連結程式庫中的控制電壓變化範圍內快速變化, 那就是, 傳遞函數僅等於VCDL的增益KBCDL. 簡言之, 鎖相環中使用的振盪器具有不穩定性和相位偏移累積, 當補償時鐘單獨導致網絡中的時間延遲時, 它往往會降低鎖相環的效能. 因此, 動態連結程式庫的穩定性和穩定速度優於鎖相環.

這個 PCB板 測試系統將有一個新的 PCB設計 主意, 採用基於USB匯流排的自動測試系統和虛擬儀器設計思想, 充分發揮電腦的作用, 並盡可能用電腦取代傳統的儀器理念, 囙此，减少儀器本身的體積可以降低開發成本, 從而提高開發效率.
D之後/轉換, 測試所需的類比激勵訊號應用於測試系統, 然後通過測試匯流排將測試電路發送到開關矩陣. 開關矩陣連接到開關矩陣，由微處理器控制開關. 測試 PCB板 固定在針床上, 激勵訊號應用於印刷電路板的相應位置, 響應由測試電路量測, 採集的類比量發送至覈心控制. A之後/D轉換, 相應的數位量由上的軟件迴響 PCB機 並由 PCB機 確定 PCB板 是合格的.