PCB抗干擾設計的一些原則

2021-10-22

Author：Downs

電源線佈局 PCB設計

1、電源線佈局：

1、根據電流大小，儘量加寬接線。

2、電源線和地線的方向應與資料傳輸方向一致。

310～100mF的去耦電容器應連接到印製板的電源輸入端。

雙地線佈局：

1、數位地與類比地分離。

2、接地線應盡可能厚，使其能通過印製板上允許電流的3倍，一般應為2～3mm。

3. 在 PCB佈局 設計, 接地線應盡可能形成一個環形, 從而减小地線的電位差.

3個去耦電容器配寘：

1、在印製板的電源輸入端連接一個10～100mF的電解電容器，如果可以大於100mF，則更好。

2、在每個集成晶片的Vcc和GND之間連接一個0.01～0.1mF陶瓷電容器。如果空間不允許，可以為每4～10個晶片配寘1～10mF鉭電容器。

3、抗雜訊能力弱、關斷電流變化大的器件，以及ROM和RAM，應在Vcc和GND之間間接去耦電容器。

4.在微控制器的復位端子“reset”上匹配0.01mF去耦電容器。

5、去耦電容器的引線不宜過長，尤其是高頻旁路電容器。

四種設備配置：

1、時鐘發生器、晶體振盪器和CPU的時鐘輸入端子應盡可能靠近，遠離其他低頻設備。

2、小電流電路和大電流電路儘量遠離邏輯電路。

3、印製板在主機殼中的位置和方向應確保熱量較大的設備位於頂部。

五條電源線、交流線和訊號線分別佈線

電源線和交流線應盡可能放置在與訊號線不同的板上，否則應與訊號線分開佈線。

其他六項原則：

1、在匯流排上新增一個約10K的上拉電阻，有利於抗干擾。

2、接線時，地址線應盡可能長、盡可能短。

3、印刷電路板兩側的線路應儘量垂直排列，以防相互干擾。

4、去耦電容器的尺寸一般為C=1/F，F為資料傳輸頻率。

未使用的引脚通過上拉電阻器（約10K）連接到Vcc，或與使用的引脚並聯。

6、發熱元件（如大功率電阻器等）應避免易受溫度影響的元件（如電解電容器等）。

7、全解碼比線解碼具有更强的抗干擾效能。

為了控制高功率設備對微控制器數位元件電路的干擾和數位電路對類比電路的干擾，數位接地和類比接地應通過高頻扼流圈連接到公共接地點。這是一種在軸向上有幾個孔的圓柱形鐵氧體磁性材料。較厚的銅線穿過孔並繞一圈或兩圈。這種裝置可以被視為低頻訊號的零阻抗。，對高頻訊號的干擾可以視為電感。（由於電感器的直流電阻較大，電感器不能用作高頻扼流圈）。

當連接非印刷電路板的訊號線時，通常使用遮罩電纜。對於高頻訊號和數位信號，遮罩電纜的兩端應接地。對於低頻類比信號的遮罩電纜，一端應接地。

對雜訊和干擾非常敏感的電路或特別高頻雜訊的電路應使用金屬蓋進行遮罩。鐵磁遮罩對500KHz高頻雜訊的影響不明顯，薄銅的遮罩效果更好。使用螺釘固定遮罩時，注意不同資料接觸引起的電位差引起的腐蝕

七用去耦電容器

電路板

集成電路電源和地面之間的去耦電容器有兩個功能：一方面，它是集成電路的儲能電容器，另一方面，它繞過設備的高頻雜訊。數位電路中的典型去耦電容值為0.1mF。該電容器的分佈電感的典型值為5mH。0.1mF去耦電容器的分佈電感為5mH，其並聯諧振頻率約為7MHz。也就是說，它對10MHz以下的雜訊具有更好的去耦效果，而對40MHz以上的雜訊幾乎沒有影響。

1mF和10mF電容器，並聯諧振頻率在20MHz以上，去除高頻雜訊的效果更好。

每10塊集成電路需要添加一個充放電電容器或一個儲能電容器，可以選擇約10mF。最好不要使用電解電容器。電解電容器用兩層薄膜卷起。這種卷起結構在高頻下表現為電感。使用鉭電容器或聚碳酸酯電容器。

去耦電容器的選擇並不關鍵。您可以按C=1/F，即，對於10MHz，按0.1mF；對於100MHz，按0.01mF。

焊接時，去耦電容器的引脚應盡可能短。長引脚將導致去耦電容器本身自諧振。例如，引脚長度為6.3mm的1000pF陶瓷電容器的自諧振頻率約為35MHz，當引脚長度為12.6mm時，其自諧振頻率為32MHz。

减少譟音和電磁干擾的八項經驗

印製電路板的抗干擾設計原則

1、可以使用一系列電阻器來降低控制電路上邊緣和下邊緣的跳變率。

2、儘量使時鐘訊號電路周圍的電位接近0，用地線圈出時鐘區域，時鐘線應盡可能短。

4、不要離開未使用的柵極電路的輸出端子。未使用的運算放大器的正極輸入端子應接地，負極輸入端子應連接到輸出端子。

5、儘量使用45°折疊線而不是90°折疊線，以减少高頻訊號的外部發射和耦合。

6、與輸入/輸出線垂直的時鐘線比與輸入/輸出線平行的時鐘線干擾小。

6、組件的引脚應盡可能短。