PCB科技 - 研究高速PCB設計、信號完整性問題

隨著集成電路輸出開關速度的新增和PCB板密度的新增, signal integrity (English: Signal integrity, SI) has become one of the 問題 that must be concerned in 高速數位電路板 設計. 元件和PCB板的參數等因素, PCB板上組件的佈局, 高速訊號的佈線會導致信號完整性問題, 導致系統運行不穩定，甚至根本不運行.

PCB信號完整性 issues

良好的信號完整性意味著訊號可以在需要時以正確的定時和電壓水准值響應。 相反，當訊號無法正常響應時，會出現信號完整性問題。

信號完整性問題可能導致或直接導致訊號失真、定時錯誤、不正確的數據、地址和控制線路、系統故障，甚至系統崩潰。

PCB信號完整性問題主要包括訊號反射、串擾、訊號延遲和定時誤差。

1、反思

當訊號在傳輸線上傳輸時，當高速PCB上傳輸線的特性阻抗與訊號的源阻抗或負載阻抗不匹配時，訊號將被反射，導致訊號波形過沖、欠沖，並由此產生振鈴現象。

過沖（Overshot）是指訊號轉換的第一個峰值（或穀值），這是高於功率電平或低於參攷地電平的額外電壓的影響；

Unshoot（Unshoot）是指訊號轉換的下一個穀（或峰值）。 過沖電壓過大通常會影響很長時間，導致設備損壞，欠沖會降低雜訊裕度，振鈴會新增訊號穩定所需的時間，從而影響系統計時。

2、串擾

在印刷電路板中，串擾是指訊號在傳輸線上傳播時，電磁能量通過電容和互感耦合對相鄰傳輸線造成的不良雜訊干擾。 它是由同一區域內不同結構引起的電磁場引起的。 由互動產生。 互電容引起耦合電流，稱為電容性串擾； 互感會產生耦合電壓，稱為電感串擾。 在PCB上，串擾與軌跡長度、訊號線間距和參攷地平面的條件有關。

3、訊號延遲和定時誤差

訊號以有限的速度在PCB的導線上傳輸，訊號從驅動端發送到接收端，在此期間存在傳輸延遲。 過多的訊號延遲或訊號延遲不匹配可能會導致時序錯誤和邏輯器件功能混淆。

確保信號完整性的PCB設計方法

在PCB設計過程中，如果想更好地確保信號完整性，可以考慮以下幾個方面。

（1）電路設計中的注意事項。 包括控制同步開關輸出的數量，控制每個單元的最大邊緣速率（dI/dt和dV/dt），以獲得最低和可接受的邊緣速率； 為高輸出功能塊（例如時鐘驅動器）選擇差分訊號； 在傳輸線中，無源元件（如電阻器、電容器等）連接到上端，以實現傳輸線和負載之間的阻抗匹配。

（2）最小化並行佈線的軌跡長度。

（3）組件應遠離輸入/輸出互連介面和其他易受干擾和耦合影響的區域，並且組件之間的間距應最小化。

（4）縮短訊號軌跡與基準面之間的距離。

（5）降低軌跡阻抗和訊號驅動電平。

（6）端子匹配。 可以添加端子匹配電路或匹配元件。

（7）避免佈線相互平行，在佈線之間提供足够的佈線間距，並减少感應耦合。

信號完整性是一個不容忽視的重要概念 PCB設計. 確保PCB具有良好的信號完整性, 工程師需要綜合各種影響因素, 合理佈局和路線, 提高產品效能.