PCB科技 - 印刷電路板的阻抗效應

a. 以下系統應特別注意抗電磁干擾：

1-1. 微控制器時鐘頻率特別高，匯流排週期特別快。

1-2. 該系統包含大功率和大電流驅動電路，如火花發生繼電器、大電流開關等。

1-3. 系統包括微弱類比信號電路和高精度A／D轉換電路。

b、為提高系統的抗電磁干擾能力，應採取以下措施：

1、選擇低頻微控制器：

選擇外部時鐘頻率較低的微控制器可以有效降低雜訊，提高系統的抗干擾能力。 對於相同頻率的方波和正弦波，方波的高頻分量遠大於正弦波。 雖然方波的高頻分量的振幅小於基波，但頻率越高，越容易作為雜訊源發射。 微控制器產生的最具影響力的高頻雜訊約為時鐘頻率的3倍。

2、减少訊號傳輸失真

微控制器主要採用高速CMOS工藝製造。 訊號輸入端的靜態輸入電流約為1mA，輸入電容約為10PF，輸入阻抗相當高。 高速CMOS電路的輸出端具有相當大的負載容量，即相當大的輸出值。 如果將柵極的輸出端通過一條長線引至輸入阻抗相對較高的輸入端，反射問題將非常嚴重，這將導致訊號失真並新增系統雜訊。 當TPD>TR時，它成為傳輸線問題。 必須考慮訊號反射和阻抗匹配等問題。

印刷電路板上訊號的延遲時間與導線的特性阻抗有關，即與印刷電路板資料的介電常數有關。 可以粗略地認為，印製板引線上的訊號傳送速率約為光速的1/3到1/2。 在由微控制器組成的系統中，普通邏輯電話元件的tr（標準延遲時間）在3到18ns之間。

在印刷電路板上，訊號通過7W電阻和25cm長的引線，線上延遲時間約為4～20ns。 換句話說，印刷電路上的訊號引線越短越好，最長不應超過25cm。 此外，過孔的數量應盡可能少，最好不超過2個。 [url href=www.51dz.COM/d.asp？I=topmanazhi]>>>更多資訊

當訊號的上升時間快於訊號的延遲時間時，應按照快速電子學進行處理。 此時，應考慮傳輸線的阻抗匹配。 對於印刷電路板上集成塊之間的訊號傳輸，應避免td>TRD。 印刷電路板越大，系統速度越快，不能太快。

總結印刷電路板設計規則，得出以下結論：

當訊號在印製板上傳輸時，其延遲時間不得大於所用設備的標稱延遲時間。

3、减少訊號線之間的交叉干擾：

A點上升時間為tr的階躍訊號通過導線ab傳輸至B端。ab線上訊號的延遲時間為TD。 在點D，由於點a處的訊號正向傳輸、到達點B後的訊號反射以及線AB的延遲，在TD時間後將產生寬度為tr的頁面脈衝訊號。 在C點，由於訊號在AB上的傳輸和反射，將產生寬度為AB線上訊號延遲時間兩倍的正脈衝訊號，即2TD。 這是訊號之間的交叉干擾。 干擾訊號的强度與C點訊號的di/at和線間距有關。 當兩條訊號線不是很長時，你在AB上看到的實際上是兩個脈衝的疊加。

採用CMOS工藝製作的微控制器具有高輸入阻抗、高雜訊和高雜訊容限。 數位電路疊加100～200mV雜訊，不影響其工作。 如果第一次類比檢查是AB訊號，則干擾變得無法忍受。 如果印刷電路板是四層板，其中一層是大面積接地，或者是雙面板，並且訊號線的背面是大面積接地，則訊號之間的交叉干擾將變小。 這是因為訊號線的特性阻抗在大範圍內降低，並且訊號在d端的反射大大减少。 特性阻抗與從訊號線到地面的介質介電常數的平方成反比，與介質厚度的自然對數成正比。 如果第一次模擬考試是AB，則可以避免CD對AB的干擾。 AB線下方有一大片區域。 AB線到CD線的距離大於AB線到地面的距離。 可採用局部遮罩接地，接地線可佈置在引線連接側的引線左右兩側。

4、降低電源雜訊

電源為系統提供能量的同時，也會給電源新增雜訊。 電路中微控制器的復位線、中斷線等控制線最容易受到外部雜訊的影響。 電網上的强干擾通過電源進入電路。 即使在電池供電系統中，電池本身也會產生高頻譟音。 類比電路中的類比信號不能承受來自電源的干擾。

5、注意印製線路板及元件的高頻特性

在高頻下，印刷電路板上的引線、通孔、電阻、電容、連接器的分佈、電感和電容都不能忽略。 電容和電感的分佈電容不容忽視。 電阻將反映高頻訊號，引線的分佈電容將起作用。 當長度大於雜訊頻率對應波長的1/20時，會產生天線效應，雜訊會通過導線向外傳播。

印刷電路板的通孔產生約0.6pf的電容。

集成電路的封裝資料本身引入2～6pf電容。

電路板上的連接器具有520nh分佈電感。 一種雙列直插24針IC晶片底座引入4～18nh分佈電感。

這些小的分佈參數對於微控制器系統在低頻時可以忽略不計； 必須特別注意高速系統。

6、合理劃分構件佈置

印刷電路板上元器件的佈置應充分考慮抗電磁干擾。 原則之一是組件之間的引線應盡可能短。 在佈局中，類比信號部分、高速數位電路部分和雜訊源部分（如繼電器、大電流開關等）應合理分離，以儘量減少它們之間的訊號耦合。

7、處理接地線

在印刷電路板上，電源線和地線是最重要的。 克服電磁干擾的最重要手段是接地。

對於雙面板，地線佈局特別特殊。 採用單點接地管道，電源和接地從電源的兩端連接到印刷電路板，一個觸點用於電源，一個觸點用於接地。 在印刷電路板上，應該有多條回路地線，這些地線將聚集在回路電源的觸點上，這就是所謂的單點接地。 所謂類比接地、數位接地和大功率設備的開放意味著佈線被分離並最終收集到此接地點。 當連接到印刷電路板外部的訊號時，通常使用遮罩電纜。 對於高頻和數位信號，遮罩電纜的兩端均接地。 低頻類比信號遮罩電纜的一端應接地。

對雜訊和干擾非常敏感的電路或具有特別嚴重高頻雜訊的電路應使用金屬蓋進行遮罩。

8、使用去耦電容器。

一個好的高頻去耦電容器可以去除高達1GHz的高頻分量。 陶瓷片式電容器或多層陶瓷電容器具有良好的高頻特性。 在設計印刷電路板時，應在每個集成電路的電源和接地之間添加去耦電容器。 去耦電容器具有兩個功能：一方面，集成電路的儲能電容器提供並吸收集成電路開關門瞬間的充放電能量； 另一方面，設備的高頻雜訊被旁路。 數位電路中典型的0.1uF去耦電容具有5NH分佈電感，其並聯諧振頻率約為7MHz，即對10MHz以下的雜訊去耦效果好，對40MHz以上的雜訊去耦效果小。

1uF、10uF電容器，並聯諧振頻率20MHz以上，去除高頻雜訊效果更佳。 在電源進入印製板的地方，通常使用1uF或10uF的高頻電容器是有利的。 即使是電池供電的系統也需要這種電容器。

每10個左右的集成電路應添加一個充放電電容器或存儲放電電容器。 電容可為10uF。 最好不要使用電解電容器。 電解電容器由兩層PU膜卷起。 這種卷起結構顯示為高頻電感。 最好使用膽汁電容器或聚碳酸酯釀造電容器。

去耦電容值選擇不嚴格，可按C=1/F計算； 即10MHz取0.1uF，對於由微控制器組成的系統，可取0.1～0.01uF。

第3, 减少雜訊和電磁干擾的一些經驗.

如果可以使用低速晶片，就不需要高速晶片。 在關鍵位置使用高速晶片。

可以使用一系列電阻器來降低控制電路上下邊緣的跳躍速度。

嘗試為繼電器等提供某種形式的阻尼。

使用符合系統要求的最低頻率時鐘。

時鐘發生器盡可能靠近使用時鐘的設備。 石英晶體振盪器的外殼應接地。

用地線圈出時鐘區域，時鐘線應盡可能短。

輸入/輸出驅動電路應盡可能靠近印製板，以便儘快離開印製板。 進入印製板的訊號應進行濾波，來自高雜訊區域的訊號也應進行濾波。 同時，應採用串端電阻的方法來减少訊號反射。

MCD的無用端子應連接在高位，或接地，或定義為輸出端子。 所有連接到集成電路上電源接地的端子應連接，且不得懸空。

未使用的門電路的輸入端不得懸空，未使用的運算放大器的正輸入端應接地，負輸入端應連接到輸出端。 （10）印製板應儘量使用45條斷線，而不是90條斷線，以减少高頻訊號的外部傳輸和耦合。

印製板根據頻率和電流開關特性進行劃分，雜訊元件和非雜訊元件應遠離。

單板、雙面板採用單點接地供電和單點接地。 電源線和地線應盡可能厚。 如果價格合理，應使用多層板降低電源和接地的電容電感。

時鐘、匯流排和晶片選擇訊號應遠離輸入/輸出線和連接器。

類比電壓輸入線和參攷電壓端子應盡可能遠離數位電路訊號線，尤其是時鐘。

對於a／D設備，數位部分和類比部分應該是統一的，而不是交叉的。

垂直於輸入/輸出線的時鐘線的干擾小於平行輸入/輸出線，時鐘元件引脚遠離輸入/輸出電纜。

元件引脚應盡可能短，去耦電容器引脚應盡可能短。

關鍵線路應盡可能厚，並在兩側新增保護區。 高速線路應短而直。

對雜訊敏感的線路不得與大電流和高速開關線路平行。

請勿在石英晶體和雜訊敏感設備下方佈線。

不要在微弱訊號電路和低頻電路周圍形成電流回路。

不要對任何訊號形成回路。 如果不可避免，請將回路面積保持在盡可能小的範圍內。

每個IC一個去耦電容器。 每個電解電容器應新增一個小型高頻旁路電容器。

用大容量鉭電容器或聚冷電容器代替電解電容器作為電路充放電儲能電容器。 當使用管狀電容器時，外殼應接地。