PCB科技 - 高速電路設計中的信號完整性分析

隨著系統時鐘頻率和上升時間的新增, 信號完整性 設計 變得越來越重要. 不幸地, 最數位 電路設計器 沒有意識到信號完整性問題的重要性, 或者直到最後階段才意識到 設計.

本文介紹了高速數位硬體電路設計中信號完整性的影響。 這包括特性阻抗控制、終端匹配、電源和接地層、訊號路由和串擾等問題。 掌握這些知識可以讓數位電路設計師在電路設計的早期階段注意到潜在的信號完整性問題，也可以幫助設計避免信號完整性對設計效能的影響。

雖然信號完整性一直是 設計 硬體工程師的經驗, 它在數位領域長期被忽視 電路設計. 在低速邏輯時代 電路設計, 由於信號完整性相關問題很少發生, 考慮信號完整性被認為是浪費效率. 然而, 隨著近年來時鐘頻率和上升時間的新增, 必要性和 設計 信號完整性分析的. 不幸地, most 設計ers沒有注意到, 而且仍然很少考慮 設計.

現代數位電路的頻率可達GHz，上升時間在50ps以內. 按這個速度, 對 印刷電路板設計 痕迹甚至是一英尺, 和產生的電壓, 延遲和介面問題不僅限於此線路, 但也會影響整個電路板和相鄰電路板.

這一問題在混合電路中尤為嚴重。 例如，假設系統中有一個高性能ADC以數位管道接收類比信號。 ADC設備的數位輸出埠上的能量擴散可能比類比輸入埠容易達到130dB（1000000000倍）。 ADC數位埠上的任何雜訊。 設計中的信號完整性並不是一個神秘的過程。 在設計的早期階段認識到潜在的問題，並在後期有效避免由此引起的問題，這一點至關重要。 本文討論了一些關鍵的信號完整性挑戰以及如何應對這些挑戰。

確保信號完整性：

1、隔離

a上的組件 印刷電路板板 具有各種邊緣速率和各種雜訊差异. 改善SI的最直接方法是在 印刷電路板 基於設備的邊界值和靈敏度. 下圖是一個示例. 在示例中, 電源設備, 數位I/O埠, 和高速邏輯, 是時鐘和資料轉換電路的高風險電路, 將特別考慮. 在第一個佈局中, 將時鐘和資料轉換器放置在雜訊設備附近. 雜訊會耦合到敏感電路並降低其效能. 第二種佈局中的有效電路隔離將有利於系統的信號完整性 設計.

2、阻抗、反射和端子匹配

阻抗控制和終端匹配是高速電路設計中的基本問題。 通常，射頻電路被認為是每個電路設計中最重要的部分，但一些頻率高於射頻的數位電路設計忽視了阻抗和端子匹配。

由於阻抗不匹配，數位電路會受到一些致命影響，請參見下圖：

a、數位信號將在接收設備的輸入和發射設備的輸出之間引起反射。 反射訊號被反射回來，並沿線的兩端傳播，直到它在末端被完全吸收。

b、反射訊號會導致通過傳輸線的訊號產生振鈴效應，振鈴會影響電壓和訊號延遲以及訊號的完全劣化。

c、不匹配的訊號路徑可能會導致訊號輻射到環境中。

通過端接電阻器，可以將阻抗失配引起的問題降至最低。 端接電阻器通常是放置在靠近接收端的訊號線上的一個或兩個分立元件。 簡單的方法是串聯一個小電阻。

終端電阻限制訊號上升時間並吸收部分反射能量。 值得注意的是，阻抗匹配的使用並不能完全消除破壞性因素。 然而，通過仔細選擇合適的設備，終端阻抗可以有效地控制訊號的完整性。

並非所有訊號線都需要阻抗控制，例如compact PCI規範的特性阻抗和終端阻抗特性。

對於不需要阻抗控制規範的其他標準和設計師，他們沒有特別關注。 最終標準可能會在不同的應用中發生變化。 囙此，需要考慮訊號線的長度（相關和延遲Td）和訊號上升時間（Tr）。 阻抗控制的一般規則是Td（延遲）應大於Tr的1/6。

3、內電層及內電層分段

在電流回路設計中，數位電路設計者將忽略的因素包括考慮兩個門電路之間單端訊號的傳輸（如下圖所示）。 電流回路從柵極A到柵極B，然後從地平面回到柵極A。

上圖中有兩個潜在問題：

a、點a和點B之間的接地層需要通過低阻抗路徑連接。 如果接地板之間連接了大阻抗，則接地板引脚之間會有電壓回流。 這將不可避免地導致所有設備的訊號幅度失真和輸入雜訊的疊加。

b、電流回路的面積應盡可能小。 這個環路就像一個天線。 一般來說，較大的環路面積將新增環路輻射和傳導的機會。 每個電路設計者都希望返回的電流能直接沿著訊號線，使環路面積最小。

採用大面積接地可以同時解决上述兩個問題。 大面積接地可在所有接地點之間提供小阻抗，同時允許回流電流沿訊號線盡可能直接回流。

一個常見的錯誤 印刷電路板 設計ers將在地平面上製作通孔和插槽. 下圖顯示了訊號線位於有槽地電層上時的電流方向. 回路電流將被強制繞過插槽, 這將不可避免地產生一個大的迴圈回路.

一般來說，不可能在地面電源板上開槽。 然而，在某些不可避免的開槽情况下，印刷電路板設計師必須首先確保沒有訊號回路通過開槽區域。 同樣的規則也適用於混合訊號電路。

Unless multiple ground planes are used in 這個 印刷電路板板. 特別是在高性能ADC電路中, 分離類比信號的接地層, 數位信號和時鐘電路可以有效地减少訊號之間的干擾. 需要再次強調的是，在某些情况下，開槽是不可避免的, 這個 印刷電路板設計er必須首先確保沒有訊號回路通過開槽區域.

在具有鏡像差异的電源層中，還應注意層間區域的面積（如下圖所示）。 在電路板的邊緣，存在電源平面層對地平面層的輻射效應。 從邊緣洩漏的電磁能量會損壞相鄰的電路板。 參見下圖a。 適當减小電源平面層的面積（參見下圖b），使地平面層在某個區域重疊。 這將减少電磁洩漏對相鄰板的影響。

4、訊號接線

確保信號完整性最重要的是訊號線的物理佈線.印刷電路板 設計急診室經常面臨工作壓力, 不僅要完成 設計 在盡可能短的時間內, 還要確保訊號的完整性. 瞭解如何平衡可能出現的問題和訊號之間的差距將促進系統的行程 設計. 高速電流不能有效處理訊號線中的不連續性. 訊號不連續性問題最有可能出現在下圖a中. 在低速電路中, 通常無需考慮訊號不連續性, 但在高速電路中, 必須考慮這個問題. 因此, 在 電路設計 使用b中所示的方法/下圖中的c, 可以有效保證訊號的連續性.

在高速電路設計中，訊號佈線存在另一個常見問題。 如果沒有特殊原因，應盡可能消除所有短路。 在高頻電路設計中，短路就像訊號線阻抗匹配引起的輻射。

在高速電路設計的佈線中，應特別注意差分對的佈線。 差分對由兩條完全互補的訊號線驅動。 差分對可以避免雜訊干擾，提高信噪比。 然而，差分對訊號線對佈線的要求特別高：

1、兩根導線必須盡可能靠近接線；

2、兩條線的長度必須完全相同；

如何在未排列在一起的兩個設備之間正確路由差分對訊號線是一個關鍵問題。

在上圖a中，由於兩條訊號線的長度不一致，將存在一些不確定的風險。 正確的接線管道應如上圖b所示。 差分對佈線的一般規則是保持兩條訊號線等間距且彼此靠近。

5、串擾

在印刷電路板設計中，串擾是另一個值得注意的問題。 下圖顯示了印刷電路板中3對相鄰平行訊號線之間的串擾區域和相關電磁區域。 當訊號線之間的間隔過小時，訊號線之間的電磁區域會相互影響，導致訊號惡化，即串擾。

通過新增訊號線間距可以解决串擾. 然而,印刷電路板 設計ER通常受到越來越緊的佈線空間和狹窄的訊號線間距的限制； 因為在 設計, 不可避免地會引入一些串擾問題 設計. 明顯地, 印刷電路板設計ers需要能够管理串擾問題. 多年來，發佈了許多有關可靠間距的相關規則. 業界公認的規則是3W規則, 那就是, 相鄰訊號線之間的距離應至少為訊號線寬度的3倍. 然而, 實際中可接受的訊號線間距取決於實際應用等因素, 工作環境, 和 設計 冗餘. 訊號線間距從一種情况變化到另一種情况，每次都會進行計算. 因此, 當串擾問題不可避免時, 串擾應量化. 這可以用電腦模擬技術來表示. 使用模擬器, 這個 設計er can determine the signal integrity effect and *estimate the crosstalk effect of the system.

6、電源去耦

功率解耦現在是數位電路設計中的一種標準做法。 在這裡提及這一點將有助於减少電線上的譟音問題。 清潔的電源對於設計高性能電路至關重要。 疊加在電源上的高頻雜訊將導致每個相鄰數位設備出現問題。 典型的雜訊來自地面反彈、訊號輻射或數位設備本身。 解决電源雜訊的最簡單方法是使用電容器來解耦地面上的高頻雜訊。 理想的去耦電容器為高頻雜訊提供低阻抗接地路徑，從而消除電源雜訊。 根據實際應用選擇去耦電容器。 大多數設計師會選擇盡可能靠近電源引脚的表面安裝電容器，並且電容值應足够大，以提供低電阻接地路徑，從而產生可預測的電源雜訊。 使用去耦電容器時通常遇到的問題是，去耦電容器不能簡單地視為電容器。 有幾種情況：

a、電容器封裝會產生寄生電感；

b、電容器會帶來一些等效電阻；

c、電源引脚和去耦電容器之間的導線會帶來一些等效電感；

d、接地引脚和接地板之間的導線會帶來一些等效電感； 由此產生的影響：

a、電容器將對特定頻率產生諧振效應，由此產生的網絡阻抗將對相鄰頻段的訊號產生更大的影響；

b、等效電阻（ESR）也會影響高速雜訊去耦形成的低電阻路徑；

以下總結了這對數位設計師的影響：

a、從設備上的Vcc和GND引脚引出的引線需要作為小電感器處理。 囙此，建議在設計中使Vcc和GND導線盡可能短且厚。

b、選擇低ESR效應的電容器，有助於改善電源的去耦；

c、選擇小型封裝電容器將降低封裝電感。 使用較小的封裝更換設備將導致溫度特性發生變化。 囙此，在選擇小型封裝電容器後，需要調整設計中的器件佈局。

在設計中，將X7R電容器替換為Y5V電容器可以確保更小的封裝和更低的等效電感，但同時也會新增設備成本，以確保高溫特性。

在設計中，還應考慮使用大容量電容器對低頻雜訊進行解耦。 使用單獨的電解電容器和鉭電容器可以提高設備的成本效益。

7、總結：

信號完整性是高速數位電路設計中最重要的問題之一； 以下是一些在數位電路設計中確保信號完整性的建議：

a、物理隔離敏感組件和雜訊組件；

b、阻抗控制、反射和訊號終端匹配；

c、使用連續電源和接地層；

d、接線時儘量避免使用直角；

e、差分對的接線長度相等；

f、在高速電路的設計中應考慮串擾；

g、電源解耦問題；

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