PCB科技 - 獲取PCB信號完整性，只需9步

信號完整性（Signal integrity，SI）是指訊號線上訊號的質量，即訊號在電路中以正確的時序和電壓做出響應的能力。 如果電路中的訊號能够以所需的時序、持續時間和電壓幅度到達接收器，則可以確定電路具有良好的信號完整性。 相反，當訊號不能正常響應時，就會出現信號完整性問題。

信號完整性問題可能導致或直接導致訊號失真、定時錯誤、不正確的數據、地址、控制線和系統錯誤，甚至使系統崩潰。 這已經成為高速產品設計中一個非常值得注意的問題。 本文首先介紹了PCB信號完整性問題，然後說明了PCB訊號的完整性步驟，最後介紹了如何確保PCB設計的信號完整性。

PCB信號完整性問題包括

PCB信號完整性問題主要包括訊號反射、串擾、訊號延遲和定時誤差。

1.反射：當訊號在傳輸線上傳輸時，當高速PCB上傳輸線的特性阻抗與訊號的源阻抗或負載阻抗不匹配時，訊號會反射，導致訊號波形過沖和下沖。 振鈴現象。 過沖（Overshoot）是指訊號轉換的第一個峰值（或穀值），這是高於功率電平或低於參攷地電平的額外電壓的影響；

下沖（Undershoot）是指訊號轉換的下一個穀（或峰值）。 過大的過沖電壓通常會影響很長時間，從而對設備造成損壞，過沖會降低雜訊裕度，而振鈴會新增訊號穩定所需的時間，從而影響系統時序。

2.串擾：在PCB中，串擾是指訊號在傳輸線上傳播時，電磁能通過互電容和互感耦合對相鄰傳輸線造成的不希望有的雜訊干擾。 它是由不同結構引起的電磁場。 由同一區域的交互作用產生。 互電容感應出耦合電流，稱為電容串擾； 互感感應出耦合電壓，稱為電感串擾。 在PCB上，串擾與跡線長度、訊號線間距和參攷接地平面的條件有關。

3.訊號延遲和定時錯誤：訊號在PCB線上以有限的速度傳輸，訊號從驅動端發送到接收端，在此期間存在傳輸延遲。 過多的訊號延遲或訊號延遲失配可能導致時序錯誤和邏輯器件功能的混亂。

信號完整性分析的高速數位系統設計分析不僅可以有效地提高產品的效能，還可以縮短產品開發週期，降低開發成本。 隨著數位系統朝著高速、高密度的方向發展，掌握這種設計工具是非常緊迫和必要的。

在信號完整性分析模型和計算分析算灋的不斷改進和完善中，利用信號完整性進行電腦設計和分析的數位系統設計方法將得到廣泛而全面的應用。

PCB信號完整性步驟

1.設計前準備

在設計開始之前，我們必須首先思考並確定設計策略，以便指導部件的選擇、工藝選擇和電路板生產成本控制等工作。 就SI而言，有必要提前進行研究，以形成規劃或設計指南，確保設計結果不存在明顯的SI問題、串擾或時序問題。

2.電路板的堆放

一些項目團隊在確定PCB層數方面有很大的自主權，而另一些則沒有。 囙此，瞭解自己在哪裡很重要。

其他重要問題包括：預期的製造公差是多少？ 電路板的預期絕緣常數是多少？ 線寬和間距的允許誤差是多少？ 接地層和訊號層的厚度和間距的允許誤差是多少？ 所有這些字母

資訊可用於接線前階段。

根據以上數據，您可以選擇級聯。 請注意，幾乎每個插入其他電路板或背板的PCB都有厚度要求，大多數電路板製造商對他們可以製造的不同類型的層都有固定的厚度要求，這將極大地限制最終堆疊的數量。 您可能需要與製造商密切合作來定義級聯的數量。 阻抗控制工具應用於生成不同層的目標阻抗範圍，並且必須考慮製造商提供的製造公差和相鄰佈線的影響。

3.串擾和阻抗控制

來自相鄰訊號線的耦合將導致串擾並改變訊號線的阻抗。 相鄰平行訊號線的耦合分析可以確定訊號線之間或各種類型的訊號線之間的“安全”或預期間隔（或平行佈線長度）。

例如，如果希望將時鐘到數據訊號節點的串擾限制在100mV以下，但保持訊號跡線平行，則可以使用計算或類比來找到任何給定佈線層上訊號之間的最小允許間距。 同時，如果設計包含重要的阻抗節點（或時鐘或專用高速記憶體架構），則必須將佈線放置在一層（或多層）上才能獲得所需的阻抗。

4.重要的高速節點

延遲和時間偏斜是時鐘路由中必須考慮的關鍵因素。 由於嚴格的時序要求，此類節點通常必須使用端接設備來實現最佳SI質量。 應提前確定這些節點，並計畫調整組件放置和佈線所需的時間，以調整信號完整性設計名額。