PCB科技 - 確保信號完整性的PCB設計指南

以下是對 PCB設計指南 為確保信號完整性並解析訊號：

（SI）問題越早，設計效率越高，從而避免在PCB設計完成之前添加終端設備。

SI設計規劃有許多工具和資源。 本文討論了信號完整性的覈心問題和解决信號完整性問題的幾種方法，而忽略了設計過程的科技細節。 1 SI問題隨著IC輸出開關速度的新增，幾乎所有設計都會遇到信號完整性問題，而與訊號週期無關。

電路板可以完全接地，易於形成功率回路，並且可以根據需要使用大量離散終端設備，但設計必須正確，不能處於臨界狀態。 SI和EMC專家在佈線之前進行類比和計算，然後電路板設計遵循一系列非常嚴格的設計規則。 如果有疑問，可以添加終端設備，以獲得盡可能多的SI安全裕度。 在電路板的實際工作過程中，總會出現一些問題。 囙此，通過使用可控阻抗端子接線，可以避免矽問題。

簡而言之，超標準設計解决了SI問題。

以下描述了設計過程的通用SI設計指南。 2設計開始前的設計前準備工作必須首先考慮並確定設計策略，以指導元件選擇、工藝選擇和電路板生產成本控制。 對於SI，進行預研究以形成規劃或設計指南，確保設計結果中沒有明顯的SI問題、串擾或時間問題。 IC製造商可以提供一些設計指南，但晶片供應商提供的指南（或您自己的設計指南）有局限性。 根據指南，可能根本不會設計滿足SI要求的電路板。

如果設計規則簡單，則不需要PCB設計工程師。

在實際 PCB佈局, 首先需要解决以下問題. These problems will affect the circuit board you are designing (or considering designing) in most cases. 如果電路板數量較多, 這很有價值. 3級聯電路板一些項目組在確定PCB層數方面有很大的自主權, 而其他項目組沒有, 囙此，瞭解他們的立場非常重要. 與製造和成本分析工程師溝通可以確定電路板的級聯誤差, 這也是發現電路板製造公差的好機會.

所有這些資訊都可以在預接線階段使用。 基於上述數據，您可以選擇級聯。 請注意，幾乎每個插入另一個電路板或背板的PCB都有厚度要求，大多數電路板製造商對其可以製造的不同類型的層有固定的厚度要求，這將極大地限制接頭的最終數量。 您可能希望與製造商密切合作，以定義級聯的數量。

阻抗控制工具應用於生成不同層的目標阻抗範圍，同時考慮製造商提供的製造公差和相鄰接線的影響。 理想情况下，為了信號完整性，所有高速節點都應連接到阻抗控制內層（例如帶狀線），但實際上，工程師必須經常使用外層來實現對所有或部分高速節點的使用。 為了優化SI並保持電路板解耦，接地/電源平面應盡可能成對放置。 如果你只能有一對地/電源面，你就會在那裡。 如果根本沒有幂平面，根據定義，您可能會遇到SI問題。

在定義未定義訊號的返回路徑之前，您可能還會遇到難以類比或類比電路板效能的情况。 4來自相鄰訊號線的串擾和阻抗控制耦合將導致串擾並改變訊號線的阻抗。 相鄰平行訊號線的耦合分析可以確定訊號線之間或各種訊號線之間的“安全”或預期間距（或平行佈線長度）。 例如，為了將時鐘和數據訊號節點之間的串擾限制在100mV，但要保持訊號線平行，可以計算或類比以找到任何給定佈線層上訊號之間的最小允許間距。 同時，如果設計包括對阻抗重要的節點（或時鐘或專用高速記憶體架構），則必須將路由放置在一層（或多層）上，以獲得所需的阻抗。 5重要的高速節點延遲和時滯這是時鐘路由必須考慮的關鍵因素。 由於嚴格的定時要求，節點通常必須使用終端設備來實現最佳的SI質量。

為了提前識別這些節點，計畫調整組件放置和路由所需的時間，以便調整指向信號完整性設計的指針。 6、PCB科技和不同驅動科技的選擇適用於不同的任務。 訊號是點對點還是稍高？ 訊號是從電路板輸出還是留在同一電路板上？ 允許的延時和雜訊容限是多少？ 作為信號完整性設計的通用標準，轉換速度越慢，信號完整性越好。 50MHZ時鐘沒有理由使用500PS的上升時間。

2-3NS擺動頻率控制裝置速度足够快，可以確保矽的質量，並有助於解决同步輸出切換（SSO）和電磁相容性（EMC）問題。 在新的FPGA可程式設計技術或用戶定義的ASIC中，可以發現驅動科技的優勢。 有了這些定制（或半定制）設備，您可以有很大的空間來選擇驅動幅度和速度。

在設計開始時，滿足FPGA（或ASIC）設計時間要求，並確定適當的輸出選項，包括引脚選擇（如果可能）。 在這個設計階段，從集成電路供應商那裡獲得了合適的模擬模型。

為了有效地覆蓋SI類比，您需要SI模擬器和相應的類比模型（可能是IBIS模型）。

最後，在預佈線和佈線階段，應製定一系列設計指南，包括：目標層阻抗、佈線間距、首選設備科技、關鍵節點拓撲和終端規劃。

7預接線階段SI程式設計中預接線的基本過程必須首先定義輸入參數的範圍（驅動幅度、阻抗、跟踪速度）和可能的拓撲範圍（最小/最大長度、短長度等），然後運行每個可能的類比組合，分析時序和SI類比結果，最後找到一個可接受的值範圍。 接下來，將工作範圍解釋為PCB佈線的佈線約束。 可以使用不同的軟體工具來執行這種類型的“清理”準備，佈線程式可以自動處理這種佈線約束。

SI simulation check after wiring will allow systematic destruction (or change) of design rules, 但這只是出於成本考慮或嚴格的佈線要求. 9. 以上措施可以保證電路板的SI設計質量. 組裝電路板後, 仍然需要將電路板放置在測試平臺上, use an oscilloscope or TDR (time domain reflector) to measure, 並將實際PCB板與類比比較的預期結果進行比較. 有很多關於模型選擇的文章. 執行靜態定時驗證的工程師可能已經注意到，儘管所有數據都可以從設備資料表中獲得, 建立一個模型仍然很困難. 與SI類比模型相比, 該模型易於構建, 但是模型數據很難獲得. 基本上, SI模型數據的唯一可靠來源是IC供應商, 誰必須與設計工程師保持默契合作. IBIS模型標準提供了一致的數據載體, 但IBIS模型的建立及其品質保證成本高昂. 集成電路供應商仍然需要促進市場對這項投資的需求, 和 PCB製造商 可能是唯一一個和市場.