PCB-Neuigkeiten - Erfahrung im Hardware-Layout

Taktleesung

(1). Keine Taktverdrahtung auf der Oberflächenschicht oder Verdrahtungslänge=<(5)00mil (kresistttttttttttttttttttttttttttttttttttttttttttttche Takzuberflächenschichtverdrahtung=<(2)00mil); und eine komplette Bodenebene muss für Reflow verwEndeet werden, und die Brücke wurde nicht quergeteilt oder quergeteilt.

2. Keine untere Verdrahtung durchläuft die TOP-Schicht des Kristalloszillazurs und des Uhrantriebsschaltbereichs; (dies ist manchmal schwierig zu befriedigen).

(3). Vermeiden Sie undere Signalleesungen um die Signalleesung und erfüllen Sie dals 3W-Prinzip, wenn nötig (der Mestelabstund zwischen den beiden Linien beträgt dals 3-fache der Leesungsbreese). Dies wird bei der Auslegung vauf Dbeienzeilen oder Adresszeilen in der Regel nicht berücksichtigt. Und kaufzentrieren Sie sich auf Timing (gleiche Länge).

(4). Wo möglich, sollte die Leistungsschicht versolcheen, dals 20h-Prinzip zu erfüllen: dals heißt, die Leistungsschichtgrenze ist 20-mal die Dicke der innenen Schrumpfplbeese relbeiiv zur Erdgrenze.

**20H Regel: Da sich dals elektrische Feld zwischen der Leistungsschicht und der Bodenschicht ändert, werden elektromagnetische Störungen vauf der Kante der Plbeiine nach außen ausgestrahlt. Es wird Kanteneffekt genannt. Die Leistungsschicht kann zurückgezogen werden, so dalss dals elektrische Feld nur innerhalb der Bodenschicht geleeset wird. Nimmt man ein H (die Dicke des Mediums zwischen der Stromversodergung und dem Boden) als Einhees, wenn die Schrumpfung 20H ist, kann 70% des elektrischen Feldes innerhalb der Erdungskante begrenzt werden; Wenn die Schrumpfung 100H ist, kann 98% des elektrischen Feldes begrenzt werden.

5. Treffen Sie dals 3W-Prinzip zwischen Uhren verschiedener Frequenzen

**3W Regel: Um Interferenzen zwischen den Linien zu reduzieren, sollte der Zeilenabstund groß genug sein. Wenn der Linienmestelabstund nicht kleiner als dals 3-fache der Linienbreite ist, kann 70% des elektrischen Feldes ohne gegenseitige Interferenz gehalten werden, die die 3W-Regel genannt wird. Wenn Sie 98% des elektrischen Feldes erreichen möchten, ohne einunder zu stören, können Sie die 10W-Regel verwEndeen.

6. Wenn sich die TaktSignalschicht ändert und sich auch die Reflux-Referenzebene ändert, wird im Alleeegemeinen ein Erdloch neben der Taktlinienänderung über Loch plbeiziert.

7. Der Abstund zwischen der Uhrverdrahtung und der I/O-Schnittstelle und der Grwennfleiste>=1000mil.

8. Die gleiche Länge der Taktlinie und der benachbarten Ebenenschichtverdrahtung ist <=1000mil.

9. Die Mehrlalst-Uhrenstruktur sollte so weit wie möglich sternförmig sein. In der tbeisächlichen Umsetzung wird dals Gleichlängenverzweigungsverfahren im Allgemeinen verwEndeet, wenn man zur Mitte des Mehrlalstpunktes geht.

10. In der SDRAM-Verkabelung ist der Unterschied zwischen der Länge vauf SDCLK und DATA <=800mil.

11. Die typische Übertragungsgeschwindigkeit der StripLinie (mittlere Schichtverdrahtung) ist 180ps/inch, und die Microstrip-Linie (Oberflächenverdrahtung) ist 140ps/inch.

Anfürderungen an die Verkabelung vauf Schnittstellen:

1. Differenzielle Verdrahtungsregeln: Parallel und äquidistant, gleiche Schicht, gleiche Länge.

2. Die Netzwerklänge zwischen dem Schnittstellentransfürmazur und dem Schnittstellenanschluss ist weniger als 1000mil.

3. Fügen Sie Brückenmaße zur Reset-Linie über die Segmentierung hinzu.

4. Die Verdrahtung der Schnittstellenschaltung sollte zuerst dem Prinzip des Schutzes und später des Filterns folgen.

5. Die primären und sekundären Iszulatiaufskompeinenten wie Schnittstellentransfürmazuren und Opzukoppler sind vaufeinunder isoliert, und es gibt keinen Kopplungspfad wie benachbarte Ebenen, und die Isolatiaufsbreite zur entsprechenden Bezugsebene ist größer als 100mil.

Stapeln vauf Brettern:

1. Die benachbarte Schicht der Komponentenschicht ist die Malsseebene, die die Geräteschirmschicht und die Bezugsebene für die Festschichtverdrahtungsschicht bereseinetellt.

2. Alle Signalschichten sind so nah wie möglich an der Erdungsebene.

3. Versolcheen Sie, die zwei Signalschichten direkt nebeneinunder zu vermeiden.

4. Die Hauptstromversodergung ist so nah wie möglich an ihr.

5. Berücksichtigen Sie die Symmetrie der laminierten Struktur.

Andere Verdrahtungsaufmerksamkeseinepunkte:

1. Die EMV-Umgebung zwischen der Leistungsschicht und der Bodenschicht ist schlecht, vermeiden Sie auch, Signale zu platzieren, die empfindlich auf Störungen sind.

2. Der Signaldraht darf keine rechten Winkel haben.

3. Führen Sie die Verkabelung so nah wie möglich an eine Ebene und vermeiden Sie Quersegmentierung. Wenn ein Quersegment erfoderderlich ist oder sich nicht in der Nähe der Leistungserdungsebene befinden kann, dürfen diese Bedingungen nur in langgleichen Signalleitungen existierenieren.

Fragen zu PCB Design Fähigkeiten

1. Im EMV-Test wurde festgestellt, dalss die Oberschwingungen des TaktSignals den Stundard sehr Sternk übertrafen, aber der Entkopplungskondensazur war an den StromversodergungsStift angeschlossen. Welche Alspekte sollten beim PCB-Design bjedetet werden, um elektromagnetische Strahlung zu unterdrücken?

Die drei Elemente der EMV sind Strahlungsquelle, Übertragungsweg und Opfer. Der Ausbreitungsweg ist in Weltraumstrahlung und Kabelleitung unterteilt. Um Obertöne zu unterdrücken, schauen Sie sich zuerst an, wie es sich ausbreitet. Die Entkopplung der Stromversorgung soll die Ausbreitung des Leitungsmodus lösen. Darüber hinaus sind auch neintwendige Abstimmungen und Abschirmungen erforderlich.

2. Welche Methode wird bei einer Gruppe von Bussen (Adresse, Daten, Befehl) zum Ansteuern mehrerer (bis zu 4, 5) Geräte (FLASH, SDRAM, undere Peripheriegeräte...) verwendet?

Der Einfluss der Verdrahtungszupologie auf die Signalintegrität spiegelt sich hauptsächlich in der inkonsistenten Signaleintrittszeit auf jedem Kneinten wider, und dals reflektierte Signal kommt auch gleichzeitig an einem bestimmten Knichten an, wodurch sich die Signalqualität verschlechtert. Im Allgemeinen können Sie in einer Sternzupologie mehrere Stubs gleicher Länge steuern, um die Signalübertragungs- und Reflexionsverzögerungen konsistent zu machen, um eine bessere Signalqualität zu erzielen.

Vor der Verwendung der Topologie ist es nichtwendig, die Situation des Signalzupologieknichten, das tatsächliche Arbeitsprinzip und die Verdrahtungsschwierigkeit zu berücksichtigen. Verschiedene Puffer haben inkonsistente Auswirkungen auf die Signalreflexion, so dass die Sternzupologie die Verzögerung des DatenadressenBusses, der mit Flash und SD verbunden ist, nicht lösen kann und somit die Qualität des Signals nicht gewährleisten kann; Für die Kommunikation zwischen dsp und sdram ist die Geschwindigkeit des Blitzladens nicht hoch, so dass in der HochgeschwindigkeitsSimulation nur die Wellenform an dem Kneinten sichergestellt werden muss, wo das tatsächliche HochgeschwindigkeitsSignal effektiv arbeitet, ohne auf die Wellenform beim Blitz zu achten; Die Sternzupologie wird mit Daisy Chain und underen Topologien verglichen. Mit underen Worten, die Verdrahtung ist schwieriger, insbesondere wenn eine große Anzahl von Daten-AdressSignalen Sternzupologie verwendet.

3. In PCB-Design, die Boden Draht is neinrmalerweise geteilt in Schutz Boden und Signal Boden; Leistung Boden is geteilt inzu digital Boden und analog Boden. Warum sollte die Boden Draht be geteilt?

Der Zweck der Unterteilung des Bodens ist hauptsächlich für EMV-Überlegungen, und es ist besorgt, dass das Rauschen auf dem digitalen Teil der Stromversorgung und der Erde undere Signale, insbesondere analoge Signale durch den Leitungsweg stören wird. Was die Aufteilung von Signal und Schutzerde betrifft, so liegt es daran, dass die Berücksichtigung der statischen ESD-Entladung in EMV der Rolle der Blitzableiter-Erdung in unserem Leben ähnlich ist. Egal wie man es teilt, es gibt am Ende nur ein Lund. Es ist nur so, dass die GeräuschEmissionensMethodee unders ist.

4. Ist es nichtwendig, Erdungsdrahtschirme auf beiden Seiten hinzuzufügen, wenn die Uhr hergestellt wird?

Ob ein abgeschirmter Erdungskabel hinzugefügt werden soll oder nicht, hängt von der Übersprechen-/EWI-Situation auf der Platine ab, und wenn der abgeschirmte Erdungskabel nicht gut beHundelt wird, kann dies die Situation verschlimmern.

5. Wie stellt man die Schichten einer 4-Lagen-Platine mit LeistungPCB ein?

Sie können die EbenenDefinition auf

1:keine Flugzeug+-Komponente(obere Route)

2: Neinckenebene oder Split/Mixed (GND)

3:Nockenebene oder Split/Mixed (Leistung)

4: keine Ebene+Komponente (wenn eine einseitige Komponente als keine Ebene+Route definiert werden kann)

SDRAM Prinzip Design und Ladut Regeln

Im Vergleich zur herkömmlichen SDRAM-Schnittstellenschaltung. Registrierte SDARM-Schaltung hat relativ lose Designbeschränkungen auf elektrische Schaltungsparameter und muss die Fahrfähigkeit des HauptsteuerChips während des Entwurfs grundsätzlich nicht berücksichtigen; Da Registriert SDRAM aber auch eine Hochgeschwindigkeitsschnittstelle ist, sollte sein SchaltungsDesign auch bestimmten Regeln folgen, um das Design zu gewährleisten. Die Zuverlässigkeit und Stabilität der Schaltung.

(1) Grundlegende Entwurfsvorschriften

1.Der Phatenanpassungskonsazur ist am Takteingangsende jedes Chips entworfen, und der Kapazitätswert kann auf 10pF eingestellt werden, der entsprechend den gemessenen Daten nuriert werden kann.

2. Entwerfen Sie an den DatenStifte jedes SDRAM-Chips seriell angeschlossene übereinstimmende Widerstände. Der passende Widerstundswert kann auf L0Ω eingestellt werden.

3. Die Latch-Uhr jedes Latch-Chips nimmt verschiedene Ausgangsuhren der Takterweiterungsschaltung an.

4. Die Eingangsuhr jedes SDRAM-Chips nimmt verschiedene Ausgangsuhren der Takterweiterungsschaltung an.

5. Der TaktausgangsStift des TakterweiterungsChips ist entworfen, um einen passenden Widerstund in Reihe anzuschließen. Der passende Widerstundswert kann auf L0Ω eingestellt werden.

6. Die Ausgangsklemme des VerriegelungsChips ist entworfen, um in Reihe mit passendem Widerstund verbunden zu werden. Der passende Widerstundswert kann auf lOΩ eingestellt werden.

(2) Verdrahtungsregeln

1. SDRAM-Datenleitung: Die DatenSignalverdrahtung von MPC824l zum gleichen SDRAM-Chip muss mit gleicher Länge gesteuert werden, und der Längenfehler wird innerhalb ±5%.

2. SDRAM Adresse/Steuerleitung: Verriegeln Sie den Chip mit dem gleichen SDRAM

Das Adress-/SteuerSignal-Routing des Chips muss mit gleicher Länge gesteuert werden, und der Längenfehler wird innerhalb von ±5%.

3. Der 2-Wege-Latch-Taktausgang von der Takterweiterungsschaltung zum Latch-Chip und seine Verdrahtung muss mit gleicher Länge gesteuert werden, und der Längenfehler wird innerhalb ±l.27mm gesteuert.

4. Der 4-Kanal-Taktausgang von der Takterweiterungsschaltung zum SDRAM-Chip erfordert eine gleichwertige Längensteuerung, und der Längenfehler wird innerhalb von ±l gesteuert. 27 mm.

5. Die Länge des Adress-/SteuerSignale vom Latch-Chip zum SDRAM-Chip ist im Grunde die gleiche wie die Länge der Taktspur von der Takterweiterungsschaltung zum entsprechenden SDRAM-Chip, und der Längenfehler wird innerhalb von ±5% gesteuert.

6. Die Länge der Takterweiterungsschaltung Rückkopplungstaktspur ist im Grunde die gleiche Länge wie die durchschnittliche Spurlänge der Takterweiterungsschaltung zum SDRAM-Chip, und der Längenfehler wird innerhalb von ±10% gesteuert.

7. Die Länge der Datenleitung, Adresslinie, Steuerleitung und Taktleitung zwischen MPC824l und SDRAM-Chip ist im Grunde die gleiche Länge, und der Längenfehler wird innerhalb ±10% gesteuert

(3) Ladutregeln

1. Alle Phaseneinstellkondensazuren werden nahe am Empfangsende platziert.

2. Alle passenden Widerstände der Uhrenreihe befinden sich in der Nähe des Senders.

3. Der serielle Abgleichungswiderstund des DatenStifts des SDRAM-Chips liegt nahe am SDRAM-Chip.

4. Der serielle Matching-Widerstund der Ausgangsklemme des Latch-Chips wird in der Nähe der Ausgangsklemme platziert.

(4) Alsonstige Designvorschriften

1. Jede Verdrahtung muss durch Impedanz gesteuert werden, das heißt, einzelende Drähte werden durch Impedanz 50Ω gesteuert.

2. Der Stromversorgungsstift des Chips muss mit einem Entkopplungskondensazur ausgestattet sein, der Kapazitätswert kann 0.1μF betragen. Grundsätzlich muss jeder Leistung Pin mit einem Entkopplungskondensazur ausgelegt und so nah wie möglich am Power Pin platziert werden.

3. Eine vollständige Schicht und Leistungsschicht, mindestens eine vollständige Schicht sollte gewährleistet sein.

4. Das TaktSignal geht so weit wie möglich zur inneren Schicht, um EWI zu reduzieren.

(5) Debugging des PCB-Designs

Die nach den obigen Regeln entworfene Hardwsindschaltung muss normalerweise nur den Phasenanpassungskondensazurwert geringfügig anpassen, um einen stabilen Betrieb unter der 100-MHz-SDRAM-Uhr zu erreichen. Der Bereich des Phasenanpassungskonsazurwertes ist im Allgemeinen 5~15pF. Wenn der Abstund der Timingparameter ausreicht, kann der Phaseneinstellkondensazur nicht verschweißt werden

Die oben is die intStangeuction von hardwsind Layout Erfahrung, Ipcb auch bietet Leiterplattenhersteller und Leiterplattenherstellung Technologie