PCB科技 - 基於信號完整性分析的高速PCB設計

介紹

信號完整性 指電路系統中訊號的質量. 如果訊號可以在要求的時間內從源傳輸到接收端而不失真, 據說訊號是完整的. 隨著電晶體科技的飛速發展和集成電路開關輸出速度的提高, signal integrity issues (including signal overshoot and undershoot, 振鈴, 反射, 串擾, 地面彈跳, 等.) have become one of the issues that must be paid attention to in high-speed 印刷電路板設計. . 通常, 數位邏輯電路的頻率達到或超過50 MHz, 在這個頻率上工作的電路佔據了1/整個系統的3個, 可以稱之為高速電路. 事實上, 與訊號本身的頻率相比, 訊號邊緣的諧波頻率較高, and the rapid changes (rising and falling edges) of the signal cause unexpected effects of signal transmission. 這也是信號完整性問題的根源. 因此, 高速鐵路中如何充分考慮信號完整性因素 印刷電路板設計 工藝和採取有效的控制措施來提高電路設計的質量是一個必須考慮的問題.

借助功能强大的Cadence SPEECTRAQuest模擬軟件，使用IBIS模型對高速訊號進行信號完整性模擬分析是一種高效可行的分析方法，可以發現信號完整性問題，並根據模擬結果執行信號完整性相關問題，優化設計， 從而達到提高設計質量、縮短設計週期的目的。

1個應用程序設計示例

本文設計的控制單元在整個系統中的作用是將地面接收設備接收到的編碼訊號傳回主站資料處理中心。 具體工作過程是先存儲主機數據，然後通過誤碼率測試和計算，選擇誤碼率最低的路徑作為資料傳輸路徑，最後將存儲的主機數據通過該路徑傳輸到主站資料處理中心進行處理。 綜合考慮，選用Altera的Cyclone II-2C8作為覈心晶片，以及外部擴展的SDRAM、Flash、各種輸入/輸出電路和MAX232介面晶片等，並結合Nios II軟核處理器開發工具包來實現。 控制單元的結構如圖1所示。

CycloneII-2C8的時鐘頻率高達150 MHz或更高。 由於FPGA內部的資料存儲面積相對較小，囙此使用SDRAM擴展外部資料存儲空間。 SDRAM採用Hy-nix公司的HY57V651610/SO，時鐘頻率達到75 MHz以上。 囙此，有必要考慮訊號頻率過高導致的信號完整性問題。 我選擇了功能强大的Cad ence設計軟體，該軟件集成了原理圖設計、印刷電路板佈局和高速模擬分析。 它可以在設計的各個方面解决與電力效能相關的問題，大大提高設計水准。 成功率。

2關鍵訊號拓撲與模擬

該系統的高頻部分是FPGA和SDRAM. FPGA的時鐘頻率可以達到150 MHz以上, SDRAM的時鐘頻率可達75MHz以上. 因為FPGA的內部高頻對其他設備沒有影響, FPGA和SDRAM之間的連接是無縫的, 信號完整性直接影響FPGA能否正確讀寫SDRAM. 在裡面 印刷電路板設計, 使用Cadence軟件的高速模擬工具SPECCTRAQuest, 並利用設備的IBIS模型對信號完整性進行了分析, 並對阻抗匹配和拓撲結構進行了優化，保證了系統的正常運行. 本文僅對訊號反射和串擾進行了詳細說明, 和其他類比類似.

2.1反射

發送端為HY57V561620的44個引脚，接收端為Cyclone II的60個引脚，激勵為66 MHz方波。 圖2顯示了拓撲結構，圖3顯示了類比波形。

從模擬波形可以看出，波形失真是由訊號反射引起的，並產生明顯的振鈴現象。 振鈴現象的存在導致訊號多次越過電平邏輯閾值，導致邏輯功能紊亂。 降低振鈴雜訊的有效方法是在電路中串聯一個小電阻，為電路提供阻尼，可以顯著降低振鈴幅度，縮短振鈴振盪時間，同時幾乎不影響電路速度。 在工程應用中，阻力通常為33°©。 圖4和圖5顯示了串聯電阻後的拓撲結構和類比波形。

串聯電阻後的振鈴現象得到了很好的解决。 事實上，這種解決方案被稱為阻抗匹配。 阻抗在信號完整性問題中佔有極其重要的地位。

2.2串擾

選取SD\U DQlO（連接Cyclone II的59個引脚和HY57V561620的45個引脚）、SD\U DQll（連接Cyclone II的58個引脚和HY57V561620的47個引脚）、SD\U DQ-l2（連接Cyclone II的57個引脚和HY57V561620的48個引脚）這3個網絡進行串擾類比。 其中，SD\U DQll為攻擊網絡，SD\U DQlO和SD\U D-Ql2為攻擊網絡。 其拓撲和模擬波形如圖6和圖7所示（傳輸線的平行耦合長度為L=1000 mil，螺距P=5 mil）。

類比波形如圖8所示。 從圖7可以看出，串擾對被攻擊的網絡有很大的影響。 串擾值crosstalk=657.95 mV與傳輸線的平行耦合長度L和間距P有關。 耦合長度越短，間距越大。 串擾越小。 錶1列出了類比結果。

因此, 在製作 印刷電路板, 在允許的情况下，應盡可能减少不同特性訊號線之間的平行長度, 它們之間的間距應加寬, 有些線條的線條寬度和高度應該改變. 當然, 影響串擾的因素有很多, 如干擾源訊號的電流流向和頻率上升時間, 應綜合考慮.

結束語

在這種高速 印刷電路板設計 控制單元的, 强大的Cadence軟件用於製作示意圖，取得了良好的效果, 印刷電路板 佈局到高速模擬分析. 根據SPEECTRAQuest模擬分析得出的合理拓撲和佈局, 電路板工作正常. 這種設計方法大大縮短了硬體調試時間, 提高工作效率, 並節省設計成本.