PCB科技 - PCB設計方法和技巧2

21 哪些方面應該 PCB板 調試開始時間?
就數位電路而言, first determine three things in order:

1. 確認所有電源值符合設計要求. 一些具有多個電源的系統可能需要特定規格的電源順序和速度.
2. 確認所有時鐘訊號頻率工作正常，訊號邊緣沒有非單調問題.
3. 確認復位訊號是否符合規範要求.
如果這些是正常的, the chip should send out the first cycle (cycle) signal. 下一個, 根據系統工作原理和匯流排協定進行調試.
22. 當電路板的尺寸固定時, 如果設計需要容納更多功能, 通常需要新增PCB的跡線密度, 但這可能會新增軌跡的相互干擾, 同時, 記錄道的阻抗太薄，無法降低, please introduce the skills in high-speed (>100MHz) high-density PCB設計?
在設計高速高密度PCB時, crosstalk interference (crosstalk interference) really needs special attention, 因為它對定時和信號完整性有很大影響. Here are a few points to note:
1. 控制線路特性阻抗的連續性和匹配.
2. 記錄道間距的大小. 常見的間距是線寬的兩倍. 通過模擬可以瞭解道間距對定時和信號完整性的影響, 並找到最小容許間距. 不同晶片訊號的結果可能不同.
3. 選擇適當的終止方法.
4. 避免兩個相鄰層具有相同的佈線方向, 即使電線上下重疊, 因為這種串擾比同一層上相鄰佈線的串擾大.
5. 使用盲板/埋入過孔以新增跡線面積. 然而, 製造成本 PCB板 將新增.
在實際實現中，實現完全並行和等長確實很困難, 但仍有必要盡可能多地這樣做. 此外, 可以保留差分端接和共模端接，以減輕對定時和信號完整性的影響.
23. 類比電源處的濾波通常使用LC電路. 但為什麼有時LC不如RC濾波有效?
LC和RC濾波效果的比較必須考慮待濾波頻帶的選擇和電感值是否合適. Because the inductance (reactance) of the inductor is related to the inductance value and frequency. 如果電源的雜訊頻率低，電感值不够大, 濾波效果可能不如RC好. 然而, 使用RC濾波的代價是電阻器本身消耗能量且效率低, 並注意所選電阻器能够承受的功率.
24. 選擇電感和電容值進行濾波的方法是什麼?
除了要濾除的雜訊頻率之外, 電感值的選擇還應考慮暫態電流的響應能力. 如果LC的輸出端有機會暫態輸出大電流, 電感值過大會阻礙大電流流過電感的速度，並新增紋波雜訊.
電容值與可容忍的紋波雜訊規格值的大小有關. 紋波雜訊值要求越小, 電容值越大. ESR/電容器的ESL也會產生影響.
此外, if the LC is placed on the output terminal of a switching regulation power (switching regulation power), 注意杆子的影響/LC產生的零對負反饋控制回路穩定性的影響. .
25. 如何在不造成太大成本壓力的情况下盡可能滿足EMC要求?
由於電磁相容性導致的印刷電路板成本新增通常是由於新增了接地層以增强遮罩效果和添加了鐵氧體磁珠, 扼流圈和其他高頻諧波抑制裝置. 此外, 通常需要匹配其他機構的遮罩結構，以使整個系統通過EMC要求. 以下僅提供了幾個 PCB設計 减少電路產生的電磁輻射效應的科技.
1. 儘量選擇訊號轉換速率較慢的設備，以减少訊號產生的高頻分量. 2. 注意高頻元件的放置, 不要離外部連接器太近.
3. 注意高速訊號的阻抗匹配, 减少高頻反射和輻射的佈線層及其回流路徑.
4. 在每個設備的電源引脚上放置足够和適當的去耦電容器，以減輕電源面和接地層上的雜訊. 特別注意電容器的頻率回應和溫度特性是否滿足設計要求.
5. 外部連接器附近的接地可以與接地適當分離, 連接器的接地可以連接到附近的底盤接地.
6. 地面警衛/在一些特殊的高速訊號旁邊，可以適當地使用分流道. 但要注意後衛的影響/分流跡線的特性阻抗.
7. 動力層從底層收縮20H, H是功率層和地面層之間的距離.
26. 當有多個數位/a中的類比功能塊 PCB板, 傳統的方法是分離數位信號/類比接地. 原因是什麼?
分離數位的原因/類比接地是因為數位電路在高電位和低電位之間切換時會在電源和接地中產生雜訊. 雜訊的大小與訊號的速度和電流的大小有關. 如果未劃分接地層，並且數位區域電路產生的雜訊較大，而類比區域電路非常接近, 即使數模訊號不相交**, 類比信號仍會受到接地雜訊的干擾. 也就是說, 只有當類比電路區域遠離產生大雜訊的數位電路區域時，才能使用非分割數模方法.
27. 另一種方法是確保數位/類比佈局分離, 和數位/類比信號線彼此不交叉**, 整個 PCB板 地面未分割, 和數位/類比接地連接到此接地層. 原因是什麼?
The requirement that the digital-analog signal traces cannot cross* is because the return current path of the digital signal with a faster speed will flow back to the source of the digital signal along the ground near the bottom of the trace as much as possible. 線路穿越**, 由回流產生的雜訊將出現在類比電路區域.
28. How to consider impedance matching when designing 高速PCB設計 示意圖?
設計高速PCB電路時, 阻抗匹配是設計要素之一. 阻抗值與接線方法有絕對關係, such as walking on the surface layer (microstrip) or inner layer (stripline/double stripline), distance from the reference layer (power layer or ground layer), 接線寬度, PCB資料, 等. 兩者都會影響軌跡的特性阻抗值. 也就是說, 阻抗值只能在接線後確定. 通常地, 由於電路模型或所用數學算灋的限制，模擬軟件無法考慮一些不連續的佈線條件. 此時, only some terminators (termination), 例如串聯電阻, 可在原理圖上保留. 減輕軌跡阻抗不連續性的影響. 這個問題的真正解決方案是在佈線時儘量避免阻抗不連續.
29. 我在哪裡可以提供更準確的IBIS模型庫?
IBIS模型的準確性直接影響模擬結果. 大體上, IBIS可以被視為實際晶片I等效電路的電力特性數據/O緩衝器, which can generally be obtained by conversion of the SPICE model (measurement can also be used, but there are more restrictions), 囙此，SPICE數據和晶片製造是絕對絕對的, 不同晶片製造商提供的同一設備的SPICE數據不同, 轉換後的IBIS模型中的數據也會相應變化. 換句話說, 如果使用製造商的設備, 只有他們才能為設備提供準確的模型數據, 因為沒有人比他們更清楚他們的設備是用什麼工藝製成的. 如果製造商提供的IBIS不準確, 根本的解決方案只能是不斷要求製造商改進.
30. In 高速PCB設計, 設計人員應考慮EMC和電磁干擾規則的哪些方面?
通常地, EMI/EMC設計需要同時考慮輻射和傳導方面. The former belongs to the higher frequency part (>30MHz) and the latter is the lower frequency part (<30MHz). 囙此，它不能只關注高頻部分而忽略低頻部分.
一個好的EMI/EMC設計必須考慮設備的位置, PCB堆棧的排列, 重要的連接方法, 設備的選擇, 等. 在佈局開始時. 如果事先沒有更好的安排, 以後再解决. 這將加倍努力並新增成本. 例如, 時鐘發生器的位置不應盡可能靠近外部連接器. 高速訊號應盡可能路由到內層. 注意特徵阻抗匹配和參攷層的連續性，以减少反射. The slope of the signal pushed by the device (slew rate) is as small as possible to reduce high-frequency components. 選擇解耦時/旁路電容器, 注意其頻率回應是否滿足降低功率層雜訊的要求. 此外, pay attention to the return path of high-frequency signal current to make the loop area as small as possible ( That is, 回路阻抗盡可能小，以减少輻射. 也可以劃分地面層以控制高頻雜訊的範圍. 最後, 應適當選擇PCB和主機殼之間的主機殼接地.
31. 如何選擇EDA工具?
在當前 PCB設計 軟件, 熱分析不是一個優點, 囙此不建議使用它. 對於其他功能1.3.4, 你可以選擇PADS或Cadence. 性價比好.
PLD設計初學者可以使用PLD晶片製造商提供的集成環境, 在設計100多萬個閘門時，可以使用單點工具.
32. 請推薦適合高速信號處理和傳輸的EDA軟件.
用於常規電路設計, INNOVEDA的墊子很好, 並且有一個匹配的類比軟體, 這種類型的設計通常占應用程序的70%. 在進行高速電路設計時, 類比和數位混合電路, 使用Cadence的解決方案應該是一個效能和價格相對較好的軟件. 當然, Mentor的表現仍然很好, 尤其是它的設計流程管理應該是最好的. (Wang Sheng, Technical Expert of Datang Telecom)
33. 解釋每一層的含義 PCB板
Topoverlay——頂級設備的名稱, 也稱為頂部絲網或頂部組件圖例, 如R1 C5, IC10.
bottomoverlay-the same
multilayer-----If you design a 4-layer board, 您可以放置一個空閒的pad或via, 並將其定義為多層面, 然後它的墊子會自動出現在4層上. 如果你只把它定義為頂層, 那麼它的墊子只會出現在頂層.
34. 設計中應注意哪些方面, 2G以上高頻PCB的佈線和佈局?
2G以上的高頻PCB屬於射頻電路設計，不在高速數位電路設計的討論範圍內. 射頻電路的佈局和佈線應與示意圖一起考慮, 因為佈局和佈線會造成分佈效應. 此外, 射頻電路設計中的一些無源器件是通過參數化定義和异形銅箔實現的. 因此, 需要EDA工具來提供參數化設備和編輯异形銅箔.
Mentor的boardstation有一個特殊的射頻設計模塊，可以滿足這些要求. 此外, 一般射頻設計需要專用的射頻電路分析工具. 業內最著名的是安捷倫的易軟件, 它與Mentor的工具有很好的介面.
35. 高頻微帶設計應遵循哪些規則 PCB設計 2G以上?
射頻微帶線的設計需要3維場分析工具來選取傳輸線參數. 應在此欄位選取工具中指定所有規則.
36. 對於具有所有數位信號的PCB, 電路板上有一個80MHz時鐘源. In addition to the use of wire mesh (grounding), 為了確保足够的驅動能力, 應使用何種電路進行保護?
確保時鐘的驅動能力, 它不應該通過保護來實現, 通常使用時鐘驅動晶片. 對時鐘驅動能力的普遍關注是由於多個時鐘負載引起的. 採用時鐘驅動晶片, 將一個時鐘訊號轉換為多個, 採用點對點連接. 選擇驅動晶片時, 除了確保其與負載基本匹配之外, the signal edge meets the requirements (usually the clock is an edge valid signal). 計算系統計時時, 應計算驅動晶片中時鐘的延遲.
37. 如果使用單獨的時鐘訊號板, 通常使用何種介面來確保時鐘訊號的傳輸受影響較小?
時鐘訊號越短, 傳輸線效應越小. 使用單獨的時鐘訊號板將新增訊號佈線長度. 單板的接地電源也是一個問題. 如果需要遠程傳輸, 建議使用差分訊號. LVDS訊號可以滿足驅動能力要求, 但是你的時鐘不太快，也沒有必要.