PCB科技 - 如何在pcb設計中降低雜訊

電子設備的靈敏度越來越高，這就要求設備具有更强的抗干擾能力。 囙此，PCB的設計變得更加困難。 如何提高PCB的抗干擾能力已成為許多工程師關注的關鍵問題之一。本文將介紹一些在PCB設計中降低雜訊和電磁干擾的技巧。

以下是經過多年設計總結的减少PCB設計中雜訊和電磁干擾的24個技巧：

（1）可以使用低速晶片來代替高速晶片。 高速晶片用於關鍵位置。

（2）電阻器可以串聯連接以降低控制電路的上邊緣和下邊緣的跳躍率。

（3）試著為繼電器等提供某種形式的阻尼。

（4）使用符合系統要求的最低頻率時鐘。

（5）時鐘生成器盡可能靠近使用時鐘的設備。 石英晶體振盪器的外殼應接地。

（6）用接地線包圍時鐘區域，並使時鐘線盡可能短。

（8）MCD的無用端應連接到高電平，或接地，或定義為輸出端，並且集成電路的應連接到電源接地的端應連接，而不是保持浮動。

（9）不要離開未使用的柵極電路的輸入端。 未使用的運算放大器的正輸入端接地，負輸入端連接到輸出端。

（10）對於印製板，儘量使用45折線而不是90折線，以减少高頻訊號的外部發射和耦合。

（11）印刷板根據頻率和電流切換特性進行劃分，雜訊成分和非雜訊成分應相距更遠。

（12）PCB板單板和雙板採用單點電源和單點接地。 電源線和接地線應盡可能厚。 如果經濟實惠，可以使用多層板來降低電源和接地的電容電感。

（13）時鐘、匯流排和晶片選擇訊號應遠離I/O線和連接器。

（14）類比電壓輸入線和參攷電壓端子應盡可能遠離數位電路訊號線，尤其是時鐘。

（15）對於A/D設備，數位部分和類比部分寧願統一，也不願交叉。

（16）垂直於I/O線的時鐘線比平行I/O線的干擾更小，並且時鐘組件引脚遠離I/O電纜。

（17）元件引脚應盡可能短，去耦電容器引脚應盡盡可能短。

（18）關鍵線應盡可能厚，兩側應加保護地。 高速線路應該短而直。

（19）對雜訊敏感的線路不應與高電流、高速開關線路並聯。

（20）請勿在石英晶體下方和雜訊敏感設備下方佈線。

（21）對於弱訊號電路，不要在低頻電路周圍形成電流回路。

（22）不要在訊號上形成環路。 如果這是不可避免的，則使環路面積盡可能小。

（23）每個集成電路一個去耦電容器。 每個電解電容器上必須加一個小的高頻旁路電容器。

（24）在PCB佈局和設計中，使用大容量鉭電容器或ju冷卻電容器代替電解電容器進行電路充放電儲能電容器。 使用管狀電容器時，外殼應接地。