PCB科技 - 瞭解PCB信號完整性解決方案

信號完整性問題不是由單一因素引起的, 但都是由多種因素造成的 PCB設計. 主要的信號完整性問題包括反射, 鈴聲, 地面彈跳, 串擾, 等. 下麵主要介紹串擾和反射解決方案.

3.1串擾分數

串擾是指當訊號在傳輸線上傳播時，由於電磁耦合到相鄰傳輸線而引起的不良電壓雜訊干擾。 過多的串擾可能會導致電路錯誤觸發，並導致系統無法正常工作。

由於串擾與線間距成反比，囙此它與線的平行長度成正比。 串擾隨著電路負載的變化而變化。 對於相同的拓撲和佈線，負載越大，串擾越大。 串擾與訊號頻率成正比。 在數位電路中，訊號的邊緣變化對串擾的影響最大。 邊緣變化越快，串擾越大。

鑒於串擾的上述特點，可以總結為以下减少串擾的方法：

（1）盡可能降低訊號邊緣的過渡速率。 在選擇器件時，在滿足設計規範的同時，應盡可能選擇慢器件，並應避免不同類型訊號的混合使用，因為快變訊號對慢變訊號有潜在的串擾危險。

（2）電容耦合和電感耦合引起的串擾隨著受干擾線路負載阻抗的新增而新增，囙此减少負載可以减少耦合干擾的影響。

（3）在佈線條件允許的情况下，儘量減少相鄰傳輸線之間的平行長度或新增電容耦合線之間的距離，例如採用3W原則（導線之間的距離必須是單根導線寬度的3倍，或者兩條導線之間的距離必須大於單根導線寬度的2倍）。 一種更有效的方法是將導線與地線隔離。

（4）在相鄰PCB訊號線之間插入地線也可以有效减少電容性串擾。 該地線需要每隔1/4波長連接到地面。

（5）感應耦合很難抑制，囙此儘量減少回路數量，减少回路面積，避免訊號回路共用同一根導線。

（6）相鄰兩層的訊號層跡線應垂直，儘量避免平行跡線，以减少層間串擾。

（7）表面層只有一個參攷層，並且表面層佈線的耦合比中間層更强。 囙此，對串擾更敏感的訊號應盡可能放置在內層。

（8）通過終端，傳輸線的遠端和近端以及終端阻抗與傳輸線匹配，這可以大大减少串擾和反射干擾。

3.2反射分析

當訊號在傳輸線上傳播時，只要遇到阻抗變化，就會發生反射。 解决反射問題的主要方法是進行終端阻抗匹配。

3.2.1典型輸電線路終止策略

在高速數位系統中，傳輸線上的阻抗失配將導致訊號反射。 减少和消除反射的方法是根據傳輸線的特性阻抗在發射端或接收端進行終端阻抗匹配，使源反射係數或負載反射係數為O。如果傳輸線的長度滿足以下條件，則應使用終端科技：

五十> tr/2tpd。 在公式中，L是傳輸線的長度； tr是源訊號的上升時間； tpd是輸電線路上每組織長度的負載傳輸延遲。

終止 PCB傳輸 線路通常採用兩種策略：將負載阻抗與輸電線路的阻抗相匹配, 那就是, 並聯終端； 將源阻抗與傳輸線阻抗匹配, 那就是, 串列終止.

（1）並聯終端

並聯終端主要是將上拉或下拉阻抗連接到盡可能靠近負載端的位置，以實現終端的阻抗匹配。 根據不同的應用環境，並行終止可以分為幾種類型，如圖2所示。

（2）串列終止

串列終端通過將電阻器插入盡可能靠近電源的傳輸線來實現。 串列終端是為了匹配信號源的阻抗。 插入的串聯電阻器的電阻加上驅動源的輸出阻抗應大於或等於傳輸線阻抗。

該策略通過使源端反射係數為零，然後從源端反射回負載端來抑制負載反射的訊號（負載端輸入高阻抗，不吸收能量）。

3.2.2不同工藝裝置的端接科技

阻抗匹配和終端科技解決方案隨互連長度和電路中的邏輯器件系列而變化。 只有在特定情况下，才能使用正確和適當的終止方法來有效减少訊號反射。

一般來說，對於CMOS工藝驅動源，其輸出阻抗值相對穩定，接近傳輸線的阻抗值，囙此對CMOS器件使用串列端接科技將獲得更好的結果； 當TTL過程驅動源為時，當輸出邏輯為高和低時，輸出阻抗不同。

此時，使用並行大衛南終止方案是一種更好的策略； ECL設備通常具有非常低的輸出阻抗。 囙此，ECL電路需要在ECL電路的接收端使用下拉終端電阻器來吸收能量。 通用終端科技。

當然，上述方法不是絕對的。 特定電路的差异、網路拓撲的選擇以及接收端的負載數量都是可能影響終止策略的因素。 囙此，在高速電路中實施電路端接方案時，需要根據情况選擇適當的端接方案，以獲得最佳的端接效果。

4、信號完整性分析與建模

合理的電路建模和模擬是最常見的信號完整性解決方案。 在高速電路設計中，模擬分析顯示出越來越多的優勢。 它為設計人員提供了準確直觀的設計結果，方便了問題的早期檢測和及時修改，從而縮短了設計時間，降低了設計成本。 有3種常用模型：SPICE模型、IBIS模型和Verilog-A模型。

SPICE是一種功能强大的通用類比電路模擬器。 它由兩部分組成：模型方程和模型參數。

由於提供了模型方程，SPICE模型可以與模擬器的算灋緊密聯系，可以獲得更好的分析效率和分析結果； IBIS模型專業用於PCB板級和系統級數位信號完整性分析模型。

它使用I/V和V/T錶的形式來描述數位積體電路I/O單元和引脚的特性。 IBIS模型的分析精度主要取決於數據點的數量以及1/V和V/T錶中數據的精度。 與SPICE模型相比，IBIS模型的計算量較小。

5、類比驗證

使用非同步收發器的示例電路來顯示結果。 在類比環境中，勵磁訊號設定為50 ns，電源設定為5V，其他設定為默認設置。 對RTSB網絡的U3-5引脚進行了模擬。 類比情况如圖3所示：

曲線a是終止前的訊號波形，可以看出存在嚴重的訊號反射； 曲線b和c是接地端接電阻後的訊號波形，端接電阻值不同； 曲線d是大衛南終止後的訊號波形。從圖中可以看出，終止電阻器基本上可以消除反射。 缺點是，接地端接電阻器會導致接地高電平電壓下降，而電源端接電阻器會導致功率低電平上升。

基於微電子技術的不斷發展, 高速設備的使用和高速數位系統的設計正在新增. 系統資料速率, 時鐘頻率和 PCB密度 正在不斷增加, 對PCB板的設計要求也越來越高. 這是一個信號完整性問題.

為了保證PCB具有良好的信號完整性，需要綜合各種影響因素，合理佈局和佈線，從而提高產品效能。