PCB科技 - 如何解决電磁干擾以提高多層PCB產品的效能

在電源電路設計中, 電磁干擾是影響產品效能的關鍵因素之一. 現時, 對於工程師, 有很多方法可以解决電磁干擾問題. 通常, 抑制電磁干擾的方法包括：電磁干擾抑制塗層, 電磁干擾模擬設計並選擇合適的電磁干擾抑制部件, 等. 本文將從 <一 href="/tw/" target="_blank">印刷電路板 並介紹了 印刷電路板 分層疊加在電磁干擾輻射控制中的應用.

如何解决電磁干擾以提高多層膜的效能 印刷電路板產品

在集成電路的電源引脚附近適當放置適當容量的電容器可以使集成電路輸出電壓跳變更快。 然而，問題並沒有就此結束。 由於電容器的頻率回應有限，電容器無法產生在全頻段清潔驅動IC輸出所需的諧波功率。 此外，在電源匯流排上形成的瞬態電壓將在去耦路徑的電感上形成壓降，這些瞬態電壓是主要的共模EMI干擾源。 我們應該如何解决這些問題？

就我們電路板上的集成電路而言，集成電路周圍的功率層可以被視為一個優秀的高頻電容器，它可以收集離散電容器洩漏的部分能量，為清潔輸出提供高頻能量。 此外，良好功率層的電感應較小，囙此由電感合成的瞬態訊號也較小，從而减少共模電磁干擾。

當然，電源層和IC電源引脚之間的連接必須盡可能短，因為數位信號的上升沿越來越快，最好直接連接到IC電源引脚所在的焊盤。 這需要單獨討論。

為了控制共模電磁干擾，功率平面必須有助於解耦，並具有足够低的電感。 該功率平面必須是一對設計良好的功率平面。 有人可能會問，好到底有多好？ 這個問題的答案取決於電源的分層、層之間的資料和工作頻率（即，IC上升時間的函數）。 通常，功率層間距為6mil，中間層為FR4資料，功率層每平方英寸的等效電容約為75pF。 顯然，層間距越小，電容越大。

上升時間為100到300 ps的器件並不多，但根據現時的集成電路發展速度，上升時間在100到300 ps範圍內的器件將占很大比例。 對於上升時間為100到300ps的電路，3mil層間距將不再適用於大多數應用。 當時，有必要使用層間距小於1密耳的分層科技，並用高介電常數的資料取代FR4介電材料。 現在，陶瓷和陶瓷塑膠可以滿足100到300 ps上升時間電路的設計要求。

儘管未來可能會使用新材料和新方法，但對於常見的1到3ns上升時間電路、3到6mil層間距和FR4電介質資料，通常足以處理高端諧波並使瞬態訊號足够低，即共模EMI可以降低得非常低。 本文中給出的印刷電路板分層堆疊設計示例將假設層間距為3到6密耳。

電磁遮罩

從訊號跟踪的角度來看，一個好的分層策略應該是將所有訊號跟踪放在一個或多個層上，這些層緊挨著電源層或地面層。 對於電源，一個好的分層策略應該是電源層與地面層相鄰，並且電源層與地面層之間的距離盡可能小。 這就是我們所說的“分層”策略。

印刷電路板堆疊

什麼堆疊策略有助於遮罩和抑制電磁干擾？ 以下分層疊加方案假設電源電流在單層上流動，並且單個電壓或多個電壓分佈在同一層的不同部分。 多功率層的情况將在後面討論。

4層板

4層板設計存在幾個潜在問題。 首先，傳統的厚度為62密耳的四層板，即使訊號層在外層，電源層和接地層在內層，電源層和接地層之間的距離仍然過大。

如果成本要求是第一位的，您可以考慮以下兩種傳統的4層板替代方案。 這兩種解決方案都可以提高EMI抑制效能，但它們僅適用於電路板上的元件密度足够低且元件周圍有足够面積（放置所需的電源銅層）的應用。

這個 first is the preferred solution. 的外層 印刷電路板 是地面層, 中間兩層是訊號層/電源層. 訊號層上的電源採用寬線佈線, 這可以降低電源電流的路徑阻抗, 訊號微帶路徑的阻抗也很低. 從電磁干擾控制的角度來看, 這是現有最好的4層 印刷電路板結構; the second solution uses power and ground in the outer layer, 中間兩層的訊號. 與傳統相比 4層板, 改進較小, 層間阻抗與傳統方法一樣差 4層板.

如果要控制軌跡阻抗，上述疊加方案必須非常小心地將軌跡佈置在電源和接地銅島下； 此外，電源或接地銅島應盡可能互連。 確保直流和低頻連接。

6層板

如果4層板上的組件密度相對較高，則最好使用6層板。 然而，6層板設計中的一些堆疊方案不足以遮罩電磁場，並且對减少電源匯流排的瞬態訊號幾乎沒有影響。 在第一個示例中，電源和接地分別位於第二層和第五層。 由於電源的高銅阻抗，非常不利於控制共模EMI輻射。 然而，從訊號阻抗控制的角度來看，這種方法是非常正確的。