PCB科技 - 高速PCB設計：內部同步時鐘系統

通用時鐘系統的另一個特例是內部 同步時鐘系統. 許多沒有經驗的工程師會誤判內部 同步時鐘系統 as源同步定時, 並根據源同步定時進行等長控制, 導致定時設計錯誤.

首先，讓我們回顧一下如何確定系統是否是公共時鐘。 之前的博客文章提到，找到時鐘樹並確定時鐘訊號之間的關係是判斷各種計時系統的關鍵。 普通時鐘系統一般有一個外部晶體或晶體，通過時鐘分配器（或FPGA可以直接向驅動端和接收端輸出不同的時鐘）連接到系統的驅動端和接收端，並通過外部時鐘線控制系統的定時，稱為普通時鐘系統。

的時鐘訊號 內部同步時鐘 直接從驅動端發送到接收端. 之前的博客文章提到，通用時鐘系統的定時裕度很小, 而不能繼續新增頻率的關鍵因素之一是Tco. 由於工藝等因素, 很難將此Tco設定得太小. 例如, SDRAM的Tco最大值為一般值. 有5個.4ns. 內部 同步時鐘系統 用內部緩衝區替換外部時鐘驅動程序, 以便時鐘訊號上的緩衝器和數據訊號上的緩衝器可以相互匹配以抵消, 囙此，可以减少設備Tco的最大值和最小值之間的範圍，新增定時裕度使定時更容易滿足要求.

內部同步時鐘系統很容易與源同步混淆。 事實上，通過掌握一個原則，很容易區分它。 源同步定時通常存在於系統時鐘和數據組的選通訊號中，如DQ和DQS與CLK之間的關係。 內部同步時鐘只有一個由驅動端和接收端共亯的時鐘訊號（在移動SDRAM中，訊號名稱為SDCK）

囙此，內部同步定時在計算上與普通時鐘相似，只是不等式中還有一個變數，即TCLK\u FT：時鐘的飛行時間。 圖2顯示了TCLK\u FT的測量方法。

內部同步時鐘的定時計算公式為：（當時鐘和數據的傳播方向相同時，為正方向）

Tco（最大）+Tflight（最大）+Tsetup-Tclk\u ft+Tjitter+Tmargin

Tco（最小）+Tflight（最小）-Tclk\U ft-Tmargin>Thold

這樣，通過調整Tclk\u ft，時鐘可以處於最佳位置。這種方法也可以用於調整外部同步模式下的定時。 具體的調整方法在前面的案例中已經介紹過，您可以參考。

總結：

從外部來看，內部同步和源同步是相同的，但兩者的內部結構不同。 源同步的方法是在內部同步結構中的時鐘訊號緩衝區之前添加一個寄存器，晶片內部的時鐘處理和資料處理是相同的。 這樣，時鐘可以隨數據的速度而變化，並且始終處於數據的中間位置。

內部同步時鐘的本質仍然是普通的時鐘系統。 定時計算與外部時鐘的公共時鐘系統相同，只是在計算結果的兩端加上或减去Tclk\u ft。 定時約束關係也是最大和最小總長度的管道，而不是等長的管道。

內部同步時鐘新增了定時裕度調整的手段，因為它抵消了Tco的影響，所以更容易滿足定時要求。 然而，計時計算方法更為複雜，需要設計工程師掌握。