PCB部落格 - 高速PCB板設計中信號完整性問題的原因和方法

隨著電晶體科技和深壓微米科技的不斷發展, 集成電路的開關速度從幾十兆赫提高到幾百兆赫, 甚至幾GHz. 在高速設計中 電路板, 工程師經常遇到信號完整性問題，例如錯誤觸發, 阻尼振盪, 超過, 下沖, 相聲. 本文將討論它們形成的原因, 它們是如何計算的, 如何在Allegro中使用IBIS模擬方法解决這些問題.

1.信號完整性的定義

信號完整性（SI）是指訊號線上的訊號質量。信號完整性差不是由單一因素造成的, 但在董事會層面的設計中，這些因素的組合. 信號完整性損壞的原因包括反射, 振鈴, 地面彈跳, 相聲, 還有更多. 隨著訊號工作頻率的不斷提高, 信號完整性問題已成為高速發展的焦點 PCB板 工程師.

2.反射

2.1反射的形成和計算

傳輸線上的阻抗不連續性會導致訊號反射，當源阻抗和負載阻抗不匹配時, 負載將部分電壓反射回電源. 訊號的差分線路傳輸解决了許多問題. 什麼是差分訊號? 用外行的話來說, 驅動端發送兩個相等和相反相位的訊號, 接收端通過比較兩個電壓之間的差來判斷邏輯狀態“0”或“1”. 傳輸差分訊號的一對導線稱為差分導線. 如何計算差動線路的阻抗? 各種差分訊號的阻抗不同, such as the D+ D- of USB, 差分線路阻抗為90歐姆, 1394的差分線為110歐姆, 首先查看規範或相關資訊. 已經有許多計算阻抗的工具, 例如polar的si9000. 影響差分阻抗的因素包括線寬, 差分行距, 介電常數, 和介質厚度（差分線之間的介質厚度 和  參攷表面）。通常地, 差值已調整. 用於控制差分阻抗的線間距和線寬度. 製作電路板時, 還需要向製造商解釋哪些線路需要控制阻抗. 差分訊號是表示兩個物理量之差的數值. 嚴格地說, 所有電壓訊號都是差分的, 因為一個電壓只能相對於另一個電壓. 在某些系統中, 系統“接地”用作電壓參考點. 當“接地”用作電壓量測基準時, 這種訊號方案稱為單端. 我們使用這個術語是因為訊號由單個導體上的電壓表示.

差分訊號的一個好處是，小訊號可以很容易地識別，因為您正在控制“參攷”電壓. 在參攷地面的系統中, 單端訊號方案, 量測訊號的值取決於系統內“接地”的一致性. 信號源和訊號接收器距離越遠, 它們的本地接地電壓值之間存在差异的可能性越大. 從差分訊號恢復的訊號值在很大程度上獨立於“接地”值, 但在一定範圍內. 差分訊號的第二個好處是它對外部電磁干擾（EMI）高度免疫。侵略者幾乎同等地影響差分訊號對的每一端. 因為焊盤中的焊盤邏輯電壓差决定了訊號值, 兩條導線上出現的任何相同干擾將被忽略. 除了對干擾不太敏感之外, 差分訊號比單端訊號產生更少的EMI. 差分訊號的第三個優點是定時定位. 因為差分訊號的切換變化位於兩個訊號的交叉點, 與依賴於高和低閾值電壓進行判斷的普通單端訊號不同, 它們受工藝和溫度的影響較小. 它可以减少定時誤差，更適用於低幅度訊號的電路. 當前流行的LVDS（低壓差分訊號）指的是這種小幅度差分訊號科技。微分不能考慮串擾, 因為它們的串擾結果將在接收時取消. 此外, 差額應該是平衡的, 平行只是平衡的一部分. 我認為仍然需要差分對的耦合, 用於單線匹配, 雖然理論上非常成熟, 但實際的PCB電路仍然有大約5%的誤差（一種資料，我自己沒有做過）。另一方面, 差分線路可以看作是一個自環系統, 或者其兩條訊號線上的訊號是相關的. 如果聯軸器太松, 它可能會引起與其他地方不同的干擾. 對於某些介面電路：, Allegro訓練差分對的相等長度是控制線延遲的重要因素. 所以, 我認為差分線路應該緊密耦合. 對於大多數當前高速 PCB板s, 保持良好的耦合是有益的, 但我希望您不要錯誤地認為耦合是差分對的必要條件, 這有時會限制設計思路. 進行高速設計或分析時, 不僅需要知道大多數人是怎麼做的, 但為什麼其他人會這樣做呢, 然後在其他人的經驗基礎上理解和改進, 不斷鍛煉他們的創造性思維能力. 匹配是必需的, 但匹配的原因不是反射, 但是為了降低交叉繞組干擾的程度. 如果减少與匹配方法有關, 如果使用串聯電阻, 這不會有任何效果, 但如果使用接地或電源連接終端匹配方法, 由於交叉繞組，兩條導線的線路阻抗降低...

PCB佈局工程師, 問題是如何確保差分路由的這些優勢在實際路由中得到充分利用. 也許任何接觸過佈局的人都會理解差分佈線的一般要求, and the PCB板 設計是“等長的”, “等距離”. 相等長度是為了確保兩個差分訊號始終保持相反的極性，並减少共模分量； 等距離主要是為了確保兩者的差分阻抗一致，减少反射. “盡可能接近原則”有時是差分路由的要求之一. 差分跡線也可以在不同的訊號層中運行, 但通常不推薦使用這種方法, 因為不同層產生的阻抗和通孔的差异將破壞差模傳輸的效果，並引入共模雜訊. 此外, 如果兩個相鄰層沒有緊密耦合, 這將降低差分軌跡抗雜訊的能力, 但是，如果可以保持與周圍跡線的適當間距, 串擾不是問題. 在一般頻率（低於GHz）下，EMI不會是一個嚴重的問題. 實驗表明，在距離差分軌跡3米的500Mils處，輻射能量衰减達到60dB, 這足以滿足FCC的電磁輻射標準, 囙此，設計者不必過多地擔心由差分線路耦合不足引起的電磁不相容性. 但所有這些規則都不是為了修辭, 許多工程師似乎不理解高速差分訊號的本質. 以下重點討論PCB差分訊號設計中的幾個常見誤解. 據信，差分軌跡必須非常接近. 保持差分軌跡接近只是為了增强它們的耦合, 這不僅可以提高對雜訊的免疫力, 而且還充分利用磁場的相反極性來抵消對外部世界的電磁干擾. 儘管這種方法在大多數情况下非常有益, 事實並非如此. 如果我們能確保它們完全遮罩外部干擾, 然後，我們不需要通過彼此之間的强耦合來實現抗干擾和抗干擾. 抑制EMI的目的. 我們如何確保差分跡線具有良好的隔離和遮罩? 新增與其他訊號跡線的間距是基本方法之一. 電磁場的能量隨著距離的平方而减小. 通常地, 行距超過線寬的4倍. , 它們之間的干擾非常弱，基本上可以忽略. 此外, 接地平面的隔離也可以起到良好的遮罩作用. 這種結構經常用於高頻（10G以上）IC封裝的設計PCB板s. 它被稱為CPW結構, 可確保嚴格的差分阻抗控制（2Z0）. 認為差分訊號不需要接地平面作為返回路徑, 或者認為差分軌跡為彼此提供返回路徑. 這種誤解是由表面現象造成的, 或者對高速訊號傳輸機制的理解不够深入. 差分電路對電源和接地平面上可能存在的類似反彈和其他雜訊訊號不敏感. 地平面的部分回波抵消並不意味著差分電路不使用參攷平面作為訊號回波路徑. 事實上, 在訊號返回分析中, 差分路由和普通單端路由的機制是相同的, 那就是, 高頻訊號總是沿著電感器的環路返回, 區別在於，除了接地耦合之外, 差分線路也具有相互耦合. 無論哪種耦合是强耦合, 這一條成為主要的返回路徑. 上 PCB板 電路設計, 差分軌跡之間的耦合通常較小, 通常僅占耦合度的10~20%, 更重要的是與地面的耦合, 囙此，差分軌跡的主返回路徑仍然存在於地平面中. 當地平面不連續時, 在沒有參攷平面的區域中, 差動軌跡之間的耦合將提供主回路, 儘管參攷平面的不連續性對差分軌跡沒有影響. 這是嚴重的, 但它仍然會降低差分訊號的質量並新增EMI, 這應該盡可能避免. 一些設計師還認為，可以去除差分跡線下的參攷平面，以抑制差分傳輸中的部分共模訊號, 但這種方法在理論上並不可取. 如何控制阻抗? 不提供共模訊號. 接地阻抗回路必然會引起EMI輻射, 弊大於利. 認為保持等間距比匹配行長度更重要嗎. 實際上 PCB板 佈局, 差分設計的要求通常不能同時滿足. 由於引脚分佈等因素, 通孔, 和路由空間, 匹配線路長度的目的必須通過適當的佈線實現, 但結果必然是差分對的某些區域不能平行. PCB板 差分佈線：設計中最重要的規則是匹配線路長度, 其他規則可根據設計要求和實際應用靈活處理.