PCB部落格 - 高速數位PCB板設計的信號完整性解決方案

隨著集成電路輸出開關速度的新增和密度的新增 電路板, 信號完整性已成為高速數位通信中必須關注的問題之一 PCB設計. 組件參數和 PCB板s, 以及組件的佈局 PCB板 , 高速訊號線的佈線和其他因素將導致信號完整性問題.
對於 PCB佈局, 信號完整性要求提供不影響訊號時序或電壓的電路板佈局, 而用於電路佈線, 信號完整性要求提供終端組件, 安置策略, 和路由資訊. 上的高訊號速度 PCB, 終端組件放置不正確, 或高速訊號接線不正確可能導致信號完整性問題, 這可能導致系統輸出不正確的數據, 電路工作异常，甚至根本不工作. 在設計過程中充分考慮信號完整性的因素，並採取有效的控制措施，已成為研究的熱點 P當今的CB設計行業.

1.信號完整性問題

良好的信號完整性意味著訊號在需要時以正確的定時和電壓電平值響應。相反地, 當訊號沒有正確響應時，會出現信號完整性問題. 信號完整性問題可能導致或直接導致訊號失真, 定時誤差, 錯誤數據, 地址和控制線, 以及系統故障, 甚至系統崩潰. 由多種因素綜合引起的. IC的開關速度, 終端組件放置不正確, 或者高速訊號的不正確路由都會導致信號完整性問題. 主要信號完整性問題包括：延遲, 反思, 同步開關雜訊, 振盪, 地面彈跳, 相聲, 等.

2.信號完整性的定義

信號完整性是指訊號在電路中以正確的定時和電壓響應的能力。

這是一種訊號未損壞的狀態. 它訓示訊號線上的訊號質量.

2.1延遲

延遲意味著訊號在PCB導線上以有限的速度傳輸 板. 訊號從發送器發送到接收器, 並且其間存在傳輸延遲. 訊號的延遲將影響系統的定時, 傳播延遲主要取決於導線的長度和導線周圍介質的介電常數. 在高速數位系統中, 訊號傳輸線的長度是影響時鐘脈衝相位差的直接因素. 時鐘脈衝的相位差是指同時產生的兩個時鐘訊號, 並且它們到達接收端的時間不同步. 時鐘脈衝相位差降低了訊號邊緣到達的可預測性. 如果時鐘脈衝相位差太大, 接收端將產生錯誤訊號. 如圖1所示, 傳輸線延遲已成為時鐘脈衝週期的重要部分.

2.2反射

反射是副傳輸線上的回聲。 當訊號延遲時間（delay）遠大於訊號轉變時間（transition time）時， 訊號線必須用作傳輸線. 當傳輸線的特性阻抗與負載阻抗不匹配時,  訊號功率（電壓或電流）的一部分被傳輸到線路並到達負載，

但它的一部分得到了反映. 如果負載阻抗小於原始阻抗, 反射是負的； 否則, 反映是積極的. 軌跡幾何變化, 接線端接錯誤, 通過連接器傳輸, 而功率平面的不連續性都會導致這種反射.

2.3. SSN
當PCB上的許多數位信號被同步切換時（例如CPU的數据總線， 地址匯流排, 等.), 由於電源線和地線上的阻抗, 將產生同步開關雜訊, 接地平面將在接地線上反彈. Noise (地面彈跳). SSN和地面反彈的强度也取決於I/O集成電路的特性, 電源層和平面層的阻抗 PCB, 以及高速設備的佈局和佈線 PCB.

2.4.

相聲

串擾是兩條訊號線之間的耦合，訊號線之間的互感和互電容會線上路上產生雜訊. 電容耦合感應耦合電流, 而電感耦合產生耦合電壓. 串擾雜訊源於訊號線之間的電磁耦合, 訊號系統與配電系統之間, 以及通孔之間. 串擾可能導致錯誤時鐘, 間歇性數據錯誤, 等., 影響相鄰訊號的傳輸質量. 事實上, 我們不需要完全消除交叉纏繞, 只要控制在系統能够承受的範圍內. 的參數 P炭黑層, 訊號線之間的距離, 驅動端和接收端的電力特性, 基線終止方法對串擾都有一定的影響.

2.5過沖和欠沖

過沖是超過設定電壓的峰值或穀值， 對於上升沿, 它是指電壓, 以及下降邊緣, 它是指電壓. 下沖是指下一個波谷或波峰超過設定電壓. 過沖過大會導致保護二極體工作, 導致其過早失敗.  過多的下沖會導致假時鐘或數據錯誤（誤操作）。

2.6振鈴和舍入

振盪是重複的過沖和下沖。 訊號的振盪是由線路上過渡的電感和電容引起的振盪, 屬於欠阻尼狀態, 而周圍振動屬於過阻尼狀態. 振盪和環繞振盪, 像倒影, 是由許多因素引起的, 並且可以通過適當的終止來减少振盪, 但不能完全消除.

2.7地面彈跳雜訊和回波雜訊

當電路中存在大電流浪湧時， 這將導致地平面反彈雜訊. 例如, 當大量晶片的輸出同時開啟時, 大的瞬態電流將流過晶片和電路板的電源平面, 晶片封裝和電源，平面的電感和電阻會引起電源雜訊,  這在真實接地平面（OV）中產生電壓波動和變化， 這會影響其他組件的行為. 負載電容的新增, 負載電阻的降低, 接地電感的新增, 開關器件數量的新增都會導致接地彈跳的新增.  由於接地平面（包括電源和接地）的劃分， 例如, 地平面分為數位地平面, 類比地, 遮罩地, 等., 當數位信號到達類比接地區域時, 將產生接地平面返回雜訊. 同樣地, 電源平面也可分為 2. 個. 5. 伏,  3.3伏，5 伏, 等. 因此, 在多電壓  印刷電路板 設計, 需要特別注意地平面的反彈雜訊和返回雜訊.

3.1串擾分析

串擾是指當訊號在傳輸線上傳播時，由於電磁耦合而在相鄰傳輸線上產生的不期望的電壓雜訊干擾。 過多的串擾可能導致電路錯誤觸發, 導致系統無法正常工作. 因為串擾的大小與線間距成反比, 它與直線的平行長度成正比. 串擾隨電路負載而變化. 對於相同的拓撲和佈線, 負載越大, 串擾越大. 串擾與訊號頻率成正比. 在數位電路中, 訊號的邊緣變化影響串擾. 邊緣變化越快, 串擾越大.

根據上述串擾特性,  可以概括為以下减少串擾的方法：

1）如果可能，降低訊號邊緣的過渡速率。 選擇設備時, 在滿足設計規範的情况下，儘量選擇慢速設備, 並避免混合不同類型的訊號, 因為快速變化的訊號對慢速變化的訊號具有潜在的串擾危險.

2）由電容耦合和電感耦合產生的串擾隨著被干擾線路的負載阻抗的新增而新增， 囙此，降低負載可以减少耦合干擾的影響.

3）當佈線條件允許時， 儘量減少相鄰傳輸線之間的平行長度，或新增可能出現的電容耦合線之間的距離,  例如使用3W原理（跡線之間的距離必須是單個跡線寬度的3倍或兩個跡線之間距離必須大於單個跡線的寬度的2倍）。 更有效的方法是用接地線隔離導線.

4）在相鄰訊號線之間插入地線也可以有效地减少電容串擾。 該接地線需要每 1/4 波長.

5）難以抑制電感耦合。 有必要盡可能减少回路的數量, 减少環路面積, 避免訊號回路共用同一段導線.

6）兩個相鄰層的訊號層跡線應該是垂直的， 應盡可能避免平行軌跡，以减少層間串擾.

7）表面層只有一個參攷層， 表面層佈線的耦合比中間層佈線的强. 因此, 對串擾更敏感的訊號應盡可能放置在內層.

8）通過終止， 傳輸線的遠端和近端以及終端阻抗與傳輸線匹配, 這可以大大减少串擾和反射干擾.

3.2反射分析

當訊號在傳輸線上傳播時， 只要遇到阻抗變化, 將發生反射. 解决反射問題的主要方法是進行終端阻抗匹配.

1）典型的輸電線路終端策略

在高速數位系統中， 傳輸線上的阻抗失配將導致訊號反射. 减少和消除反射的方法是根據傳輸線的特性阻抗在發送端或接收端進行終端阻抗匹配, 使得源反射係數或負載反射係數為 O、傳輸線長度滿足以下條件，應使用終端科技：L>tr/2tpd。 在公式中,  L 是傳輸線的長度；  協力廠商 是源訊號的上升時間；  噸/日 是傳輸線組織長度的負載傳輸延遲. 輸電線路終端通常採用兩種策略：將負載阻抗與輸電線路阻抗匹配, 那就是, 並行終止； 以及將源阻抗與傳輸線的阻抗匹配, 那就是, 串列終端.

2）P型 平行終止

P 平行端接主要是將上拉或下拉阻抗連接到盡可能靠近負載端，以實現終端阻抗匹配.

3）串列終端

通過在盡可能靠近電源的串聯傳輸線中插入電阻器來實現串列端接。 串列終端應與信號源的阻抗匹配. 插入的串聯電阻器的電阻加上驅動源的輸出阻抗應大於或等於傳輸線阻抗.  該策略通過使源端的反射係數（負載端輸入高阻抗且不吸收能量），然後從源端反射回負載端，從而抑制從負載反射回的訊號。

3.2.2. 不同的終端科技  工藝設備

阻抗匹配和端接的科技解決方案隨互連長度和電路中的邏輯器件系列而變化。 只有在特定情况下使用正確和適當的終止方法才能有效减少訊號反射. 一般來說, 用於 金屬氧化物半導體 工藝驅動源, 其輸出阻抗值相對穩定，接近傳輸線的阻抗值, 囙此，將串列終端科技用於 金屬氧化物半導體 器件將獲得更好的結果； 當 TTL公司 過程驅動源處於時，輸出邏輯高電平和低電平時，輸出阻抗不同. 此時, 使用並行大衛南終止方案是更好的策略；  地球化學聯合會 器件通常具有非常低的輸出阻抗, 囙此， 地球化學聯合會 電路在 地球化學聯合會 電路的接收端使用下拉終端電阻器來吸收能量. 通用終端科技. 當然, 上述方法不同. 特定電路的差异, 網路拓撲的選擇, 接收端的負載數量是影響終止策略的所有因素. 因此, 在高速電路中實施電路端接方案時, 有必要考慮具體情況. 選擇合適的終止方案，以獲得最佳終止效果.

4.信號完整性分析和建模

合理的電路建模和模擬是信號完整性的常見解決方案。在高速電路設計中, 模擬分析越來越顯示出其優越性. 它為設計師提供準確直觀的設計結果, 這便於早期發現問題並及時修改, 從而縮短設計時間並降低設計成本. 有三種常用的模型：P冰模型, IBIS模型, Verilog-A模型. SPICE是一個功能强大的通用類比電路模擬器. 它由兩部分組成：模型方程和模型 P參數. 由於提供了模型方程, SPICE模型與模擬器的算灋密切相關, 並且可以獲得更好的分析效率和分析結果； IBIS模型專門用於在 PCB板 級別和系統級別. 分析模型. 它使用I的形式/V和V/描述數位積體電路特性的錶I/O單元和引脚. IBIS模型的分析主要取決於數據點的數量和1/V和V/T錶. 與SP冰模型, IBIS模型計算量小. 確保 PCB板 具有良好的信號完整性, 有必要綜合各種影響因素, 合理佈局和佈線, 從而提高產品效能.