PCB新聞 - 3 PCB佈局中的佈線誤解

佈局是最基本的工作技能之一 PCB設計 工程師. 接線質量將直接影響整個系統的效能. 大多數高速設計理論必須最終通過佈局來實現和驗證. It can be seen that wiring is very important in 高速PCB設計. 以下將分析實際接線中可能遇到的一些情况的合理性, 並給出了一些更優化的路由策略. 主要從3個方面進行說明：直角佈線, 差動接線, 和蛇形佈線.

1. 直角佈線

直角佈線通常是PCB佈線中需要儘量避免的情况，幾乎已成為衡量佈線質量的標準之一。 那麼，直角佈線對訊號傳輸有多大影響？ 原則上，直角佈線會改變傳輸線的線寬，導致阻抗不連續。 事實上，不僅直角佈線，拐角和銳角佈線也可能導致阻抗變化。 直角佈線對訊號的影響主要體現在3個方面：一是轉角可以等效為輸電線路上的電容性負載，從而减慢上升時間； 二是阻抗不連續會引起訊號反射； 第3，直角尖端產生電磁干擾。

傳輸線直角引起的寄生電容可通過以下經驗公式計算：

C=61W（Er）1/2/Z0

在上述公式中，C表示轉角的等效電容（組織：pF），W表示跡線寬度（組織：英寸），εr表示介質的介電常數，Z0表示傳輸線的特性阻抗。 例如，對於4Mils 50 ohm傳輸線（εr為4.3），直角帶來的電容約為0.0101pF，然後可以估計由此引起的上升時間變化：

T10-90%=2.2*C*Z0/2=2.2*0.0101*50/2=0.556ps

通過計算可以看出，直角軌跡帶來的電容效應非常小。

隨著直角軌跡線寬的新增，那裡的阻抗將降低，囙此會出現某種訊號反射現象。 我們可以根據傳輸線一章中提到的阻抗計算公式計算線寬新增後的等效阻抗，然後根據經驗公式計算反射係數：Ï=（Zs-Z0）/（Zs+Z0）。 通常，直角佈線引起的阻抗變化在7%-20%之間，囙此最大反射係數約為0.1。 此外，從下圖可以看出，傳輸線的阻抗在W/2線的長度內變化到最小，然後在W/2時間後恢復到正常阻抗。 整個阻抗變化時間非常短，通常在10ps以內。 在內部，這種快速和微小的變化對於一般訊號傳輸幾乎可以忽略不計。

許多人對直角佈線有這樣的理解。 他們認為尖端容易發射或接收電磁波並產生電磁干擾。 這已經成為許多人認為不能使用直角接線的原因之一。 然而，許多實際測試結果表明，直角軌跡不會比直線產生明顯的電磁干擾。 也許當前的儀器效能和測試水准限制了測試的準確性，但至少它說明了一個問題。 直角佈線的輻射已經小於儀器本身的測量誤差。

一般來說, 直角佈線沒有想像的那麼可怕. 至少在GHz以下的應用中, 電容等任何影響, 反射, 電磁干擾, 等. 幾乎沒有反映在TDR測試中. 高速PCB設計 工程師仍應關注佈局, 權力/地面設計, 和佈線設計. 通孔和其他方面. 當然, 雖然直角佈線的影響不是很嚴重, 這並不意味著我們將來都可以使用直角佈線. 注重細節是每一個優秀工程師必須具備的基本素質. 此外, 隨著數位電路的快速發展, 工程師處理的訊號頻率將繼續新增. 在10GHz以上射頻設計領域, 這些小直角可能成為高速問題的焦點.

2、差分路由

Differential signal (DifferentialSignal) is more and more widely used in high-speed circuit design. 電路中最關鍵的訊號通常採用差分結構設計. 是什麼讓它如此受歡迎? 如何確保其在 PCB設計? 這兩個問題, 我們繼續討論下一部分. 什麼是差分訊號? 用外行的話來說, 驅動端發送兩個相等和反向訊號, 接收端通過比較兩個電壓之間的差异來判斷邏輯狀態“0”或“1”. 攜帶差分訊號的一對記錄道稱為差分記錄道.

與普通單端訊號道相比，差分訊號在以下3個方面具有最明顯的優勢：

a、抗干擾能力强，因為兩個差分記錄道之間的耦合非常好。 當存在來自外部的雜訊干擾時，它們幾乎同時耦合到兩條線路，接收端只關心兩個訊號之間的差异。 囙此，可以完全消除外部共模雜訊。

b、它可以有效地抑制電磁干擾。 出於同樣的原因，由於兩個訊號的極性相反，它們輻射的電磁場可以相互抵消。 耦合越緊密，釋放到外部世界的電磁能量越少。

c、定時定位準確。 由於差分訊號的開關變化位於兩個訊號的交叉點，與普通單端訊號不同，普通單端訊號取決於高閾值電壓和低閾值電壓來確定，它受過程和溫度的影響較小，這可以减少定時誤差。， 但也更適用於低幅度訊號電路。 當前流行的LVDS（低電壓差分訊號）就是指這種小幅度差分訊號科技。

對於PCB工程師, 最令人擔憂的是如何確保在實際接線中充分利用差分接線的這些優勢. 也許任何接觸過佈局的人都會理解差動接線的一般要求, 那就是, “等長等距”. 等長是為了確保兩個差分訊號始終保持相反的極性，並减少共模分量； 等距主要是為了確保兩者的差分阻抗一致，並减少反射. “盡可能靠近”有時是差動接線的要求之一. 但所有這些規則並不是機械地適用的, 許多工程師似乎仍然不理解高速差分訊號傳輸的本質. 以下重點介紹了幾個常見的誤解 PCB板 差分訊號設計.

誤解1：人們認為差分訊號不需要地平面作為返回路徑，或者差分記錄道為彼此提供返回路徑。 造成這種誤解的原因是他們被表面現象所迷惑，或者高速訊號傳輸的機制不够深入。 從圖1-8-15接收端的結構可以看出，電晶體Q3和Q4的發射極電流相等且相反，它們在地上的電流正好相互抵消（I1=0），囙此差分電路類似反彈，並且可能存在於電源和接地層上的其他雜訊訊號不敏感。 地平面的部分回波抵消並不意味著差分電路不使用基準面作為訊號回波路徑。 事實上，在訊號返回分析中，差分接線和普通單端接線的機理是相同的，即高頻訊號總是沿著電感最小的回路回流。 最大的區別是，除了與地面的耦合外，差動線路還具有相互耦合。 哪種耦合強將成為主要的返回路徑。 1-8-16是單端訊號和差分訊號的地磁場分佈示意圖。

在裡面 PCB電路設計, 差分記錄道之間的耦合通常很小, 通常僅占耦合度的10%到20%, 更重要的是與地面的耦合, 所以微分軌跡的主返回路徑仍然存在於地平面上 . 當地平面不連續時, 差分記錄道之間的耦合將在沒有基準面的區域中提供主返回路徑, 如圖1-8-17所示. 雖然基準面的不連續性對微分軌跡的影響不如普通單端軌跡嚴重, 它仍然會降低差分訊號的質量並新增EMI, 應盡可能避免. 一些設計人員認為，可以移除差分軌跡下的基準面，以抑制差分傳輸中的一些共模訊號. 然而, 這種方法在理論上是不可取的. 如何控制阻抗? 不為共模訊號提供接地阻抗回路將不可避免地導致EMI輻射. 這種做法弊大於利.

誤解2：人們認為保持等間距比匹配線長度更重要。 在實際的PCB佈局中，往往不可能同時滿足差分設計的要求。 由於引脚分佈、過孔和佈線空間的存在，必須通過適當的繞組來實現線路長度匹配的目的，但結果必須是差分對的某些區域不能平行。 現在我們該怎麼辦？ 哪種選擇？ 在得出結論之前，讓我們先看看以下類比結果。

從以上模擬結果可以看出，方案1和方案2的波形幾乎一致，即不等間距造成的影響最小。 相比之下，線路長度不匹配對定時的影響要大得多。 （方案3）。 從理論分析來看，雖然不一致的間距會導致差分阻抗變化，但由於差分對本身之間的耦合不顯著，阻抗變化範圍也很小，通常在10%以內，僅相當於一次通過。 孔引起的反射不會對訊號傳輸產生顯著影響。 一旦線路長度不匹配，除了定時偏移外，還會在差分訊號中引入共模分量，這會降低訊號質量並新增電磁干擾。

可以說，PCB差分跡線設計中最重要的規則是匹配線長度。 其他規則可根據設計要求和實際應用靈活處理。

誤解3：人們認為差動接線必須非常緊密. 保持差分軌跡接近無非是為了增强它們的耦合, 這不僅可以提高對雜訊的免疫力, 而且還充分利用磁場的相反極性來抵消對外界的電磁干擾. 儘管這種方法在大多數情况下非常有益, 它不是絕對的. 如果我們能確保它們完全免受外部干擾, 然後我們不需要使用强耦合來實現抗干擾. 以及抑制電磁干擾的目的. 我們如何確保差分記錄道的良好隔離和遮罩? 新增與其他訊號軌跡的間距是最基本的方法之一. 電磁場能量隨距離的平方而减小. 通常地, 當行距超過線寬的4倍時, 它們之間的干擾非常弱. 可以忽略. 此外, 接地層隔離也能起到良好的遮罩作用. This structure is often used in high-frequency (above 10G) IC package PCB設計. 它被稱為共面波導結構, 可以確保嚴格的差分阻抗. Control (2Z0), 如圖1-8-19所示.

差分記錄道也可以在不同的訊號層中運行，但通常不建議使用這種方法，因為不同層產生的阻抗和過孔的差异將破壞差分模式傳輸的效果，並引入共模雜訊。 此外，如果相鄰兩層不緊密耦合，則會降低差分記錄道抵抗雜訊的能力，但如果可以與周圍記錄道保持適當距離，則串擾不是問題。 在一般頻率（低於GHz）下，EMI不會是一個嚴重的問題。 實驗表明，距離差分軌跡500密耳處的輻射能量衰减在3米處達到60dB，足以滿足FCC電磁輻射標準，囙此設計者不必太擔心差分線路耦合不足引起的電磁不相容。

3、蛇形線

蛇線是一種常用於佈局的佈線方法。 其主要目的是調整延遲以滿足系統定時設計要求。 設計者首先必須瞭解：蛇形線路會破壞訊號質量，改變傳輸延遲，並在佈線時儘量避免使用。 然而，在實際設計中，為了確保訊號具有足够的保持時間，或减少同一組訊號之間的時間偏移，通常需要故意纏繞導線。 那麼，蛇形線路對訊號傳輸有什麼影響？ 接線時應注意什麼？ 兩個最關鍵的參數是平行耦合長度（Lp）和耦合距離（S），如圖1-8-21所示。 顯然，當訊號在蛇形軌跡上傳輸時，平行線段將以差分模式耦合。 S越小，Lp越大，耦合度越大。 它可能導致傳輸延遲减少，並且由於串擾，訊號質量大大降低。 該機制可參攷第3章中的共模和差模串擾分析。 以下是佈局工程師在處理蛇形線時的一些建議：

1、儘量新增平行線段的距離，至少大於3H，H是指訊號軌跡到基準面的距離。 用外行的話說，這是一個大轉折。 只要S足够大，就幾乎可以完全避免互耦效應。

2、减小耦合長度Lp，當雙Lp延遲接近或超過訊號上升時間時，產生的串擾將達到飽和。

3、帶狀線或嵌入式微帶的蛇形線引起的訊號傳輸延遲小於微帶的訊號傳輸延遲。 理論上，帶狀線不會因差模串擾而影響傳輸速率。

4、對於高速訊號線和定時要求嚴格的訊號線，儘量不要使用蛇形線，尤其是在小區域。

5、您可以經常在任何角度使用蛇形軌跡，如圖1-8-20中的C結構，這可以有效地减少相互耦合。

6. In 高速PCB設計, 蛇形線路沒有所謂的濾波或抗干擾能力, 只能降低訊號質量, 囙此，它僅用於定時匹配，沒有其他用途.

7、有時您可以考慮纏繞螺旋佈線。 模擬結果表明，其效果優於常規的蛇形路由。