PCB新聞 - 高速PCB設計專家問答

1.如何實現高速時鐘訊號的差分佈線？ 如何解决高速設計中的信號完整性問題？ 差分接線方法是如何實現的？ 如何為只有一個輸出端子的時鐘訊號線實現差分接線？

專家回答：

信號完整性基本上是阻抗匹配的問題。 影響阻抗匹配的因素包括信號源的結構和輸出阻抗、軌跡的特性阻抗、負載端的特性和軌跡的拓撲結構。 解決方案是依靠接線的端接和調整拓撲。

在差分對的佈局中需要注意兩點。 一個是兩條導線的長度應盡可能長，另一個是兩條導線之間的距離（該距離由差分阻抗確定）必須保持恒定，即保持平行。 有兩種平行的管道，一種是兩條導線並排在同一個圖層上，另一種是兩條導線在上面和下麵（上下）兩個相鄰的圖層上運行。 一般來說，前者有更多的並行實現。

為了使用差分接線，信號源和接收端都是差分訊號是有意義的。 囙此，不可能對只有一個輸出端子的時鐘訊號使用差分接線。

2. 關於高速差分訊號接線. 當高速差分訊號線對在 PCB板, 在阻抗匹配的情况下, 由於兩條導線的相互耦合, 它將帶來許多好處. 然而, 有觀點認為，這將新增訊號的衰减，並影響傳輸距離. 是這樣嗎？為什麼? 我在一些大公司的評估板上看到，一些高速線路盡可能緊密平行, 而有些人故意使兩條電線之間的距離遠近. 我不知道哪一個更好. 我的訊號高於1GHz，阻抗為50歐姆.

使用軟件計算時，差分對是否也以50歐姆計算？ 還是以100歐姆計算？ 能否在接收端的差分線對之間添加匹配電阻器？ 謝謝

專家回答：

高頻訊號能量衰减的一個原因是導體損耗（導體損耗），包括集膚效應，另一個原因是介電物質的介電損耗。 當電磁理論分析傳輸線效應時，這兩個因素對訊號衰减的影響程度可以看出。 差動線路的耦合將影響其特性阻抗，並變得更小。 根據分壓器原理（分壓器），這將使信號源發送到線路的電壓更小。 至於耦合引起的訊號衰减的理論分析，我還沒有讀過，所以我不能對此發表評論。

差分對的接線應適當緊密和平行。 所謂的適當接近是因為距離會影響差分阻抗的值，這是設計差分對的一個重要參數。 並行性的需要也是為了保持差分阻抗的一致性。 如果兩條線路突然遠近，差分阻抗將不一致，這將影響信號完整性和定時延遲。

微分阻抗的計算為2（Z11-Z12），其中Z11是軌跡本身的特性阻抗，Z12是兩條微分線之間耦合產生的阻抗，與線距離有關。 囙此，當差分阻抗設計為100歐姆時，軌跡本身的特性阻抗必須略大於50歐姆。 至於它有多大，可以用模擬軟件計算。 通常在接收端的差分線對之間添加匹配電阻，其值應等於差分阻抗值。 這樣訊號質量會更好。

3、如何處理實際佈線中的一些理論衝突。 在實際佈線中，許多理論相互衝突； 例如：

1、處理多個類比/數位接地的連接：理論上，它們應該彼此隔離，但在實際的小型化和高密度佈線中，由於空間限制或絕對隔離，小訊號類比接地軌跡將過長。 很難實現理論聯系。 我的方法是將類比/數位功能模組的接地劃分為一個完整的島，並且功能模組的類比/數位接地連接到此島。 然後通過溝槽將島連接到“大”地面。 我想知道這種方法是否正確？

2. 理論上, 晶體振盪器和CPU之間的連接應盡可能短. 由於結構佈局, 晶體振盪器和CPU之間的連接相對較長且較薄, 囙此受到干擾，工作不穩定. 如何從接線上解决這個問題? 還有很多其他類似的問題, 特別是EMC和EMI問題在 高速PCB 裝電線. 有很多衝突, 這是頭痛. 我如何解决這些衝突? 謝謝!

專家回答：

A基本上，劃分和隔離類比/數位接地是正確的。 應注意的是，訊號軌跡不應盡可能穿過分割位置（護城河），電源和訊號的回流路徑不應過大。

B晶體振盪器是一種類比正回饋振盪電路。 為了獲得穩定的振盪訊號，它必須滿足環路增益和相位規格。 該類比信號的振盪規格很容易受到干擾。 即使添加了地面防護痕迹，也可能無法完全隔離干擾。 如果距離太遠，接地層上的雜訊也會影響正回饋振盪電路。 囙此，晶體振盪器和晶片之間的距離必須盡可能近。

C確實，高速佈線和電磁干擾要求之間存在許多衝突。 但基本原理是，EMI添加的電阻和電容或鐵氧體磁珠不會導致訊號的某些電力特性不符合規範。 囙此，最好使用排列軌跡和PCB堆疊的技巧來解决或减少EMI問題，例如高速訊號進入內層。 最後，使用電阻電容器或鐵氧體磁珠方法來减少對訊號的損壞。

4、類比和數位部分的抗干擾問題。 在某些系統中經常會出現A/D。 問題：為了提高抗干擾能力，除了將類比地和數位地分開外，只能在電源的一點上連接，並加厚接地和電源線。 希望專家們能提出一些好的意見和建議！

專家回答：

除了接地隔離外，還要注意類比電路部分的電源。 如果電源與數位電路共亯，則最好添加濾波電路。 此外，數位信號和類比信號不應交錯，尤其不應穿過分割的地面（護城河）。

5、高速訊號自動接線。 為了最大限度地提高高速訊號的質量，我們習慣於手動佈線，但效率太低。 使用自動路由器無法監控關鍵訊號的纏繞方法、過孔數量和位置。 手動路由關鍵訊號，然後自動路由將降低自動路由的佈局率，而自動路由結果的調整意味著更多的路由工作量，如何平衡上述衝突，並使用優秀的路由器來幫助完成高速訊號的路由？

專家回答：

大多數强佈線軟件的自動路由器現在都設定了約束來控制纏繞方法和過孔數量。 不同EDA公司的繞線機能力和約束設定項目有時差別很大。 例如，是否有足够的約束來控制蛇形纏繞的管道，是否可以控制差分對的軌跡間距等。這將影響自動佈線的佈線方法是否符合設計師的想法。 此外，手動調整接線的難度也與繞線機的能力絕對相關。 例如，軌跡的推動能力，通孔的推動能力，甚至軌跡對銅塗層的推動能力等等。 囙此，選擇具有强大捲繞引擎能力的路由器是解決方案。

6試件的設計是否有任何規範。 你能指一下嗎？ 如何根據電路板的實際情況設計測試樣本？ 有什麼需要注意的問題嗎？ 謝謝

專家回答：

該試片用於使用TDR（時域反射計）量測生產的PCB板的特性阻抗是否滿足設計要求。 通常，要控制的阻抗有兩種情况：單線和差分對。 囙此，試樣上的線寬和行距（當存在差分對時）應與要控制的線相同。 最重要的是量測過程中接地點的位置。 為了减小接地線的電感，TDR探頭的接地位置通常非常靠近探頭尖端。 囙此，試樣上訊號量測點和接地點之間的距離和方法必須與使用的探針匹配。

7. 關於中訊號層空白區域的覆銅接地問題 高速PCB設計. 在裡面 高速PCB設計, 訊號層的空白區域可以是覆銅的, 多個訊號層的銅是否接地良好, 或者半接地半接地連接電源怎麼樣?

專家回答：

通常，空白區域的鍍銅大多接地。 在高速訊號線附近使用銅線時，只需注意銅線與訊號線之間的距離，因為使用銅線會稍微降低軌跡的特性阻抗。 還要注意不要影響其他層的特性阻抗，例如在雙帶狀線結構中。

8、特性阻抗。 謝謝你回答我的最後一個問題。 上次你說過，電源面和地平面基本上是金屬面，所以對電場和磁場有遮罩作用。 我可以使用微帶線模型來計算功率平面上訊號線的特性阻抗嗎？ 可以使用帶狀線模型計算時間間隔訊號嗎？

專家回答：

是的，在計算特性阻抗時，必須將功率平面和地平面視為基準面。 例如，四層板：頂層電源層底層。 此時，頂層的特性阻抗模型是以功率平面為基準面的微帶線模型。

9、高速訊號線匹配問題。 在高速板（如p4主機板）的佈局中，為什麼需要匹配高速訊號線（如cpu數據和地址訊號線）？ 如果不匹配，會有什麼隱患？ 哪些因素决定了匹配長度範圍（即訊號線的時延差），以及如何計算？

專家回答：

軌跡特性阻抗匹配的主要原因是避免高速傳輸線效應引起的反射影響信號完整性和飛行時間。 換句話說，如果不匹配，訊號將被反射以影響其質量。

所有記錄道的長度範圍根據定時要求設定。 影響訊號延遲時間的因素很多，而軌跡長度只是其中之一。 P4要求某些訊號線的長度應在一定範圍內。 它是根據訊號使用的傳輸模式（公共時鐘或源同步）計算的定時裕度，並分配了軌跡長度的一部分允許誤差。 對於上述兩種模式的時間序列的計算，由於時間和空間的限制，此處不便於詳細描述。