PCB新聞 - PCB設計中的常見問題

請推薦適合高速信號處理和傳輸的EDA軟件.
常規電路設計, INNOVEDA的墊子很好, 並且有一個匹配的類比軟體, 這種設計通常占應用程序的7.0%. 在進行高速電路設計時, 類比和數位混合電路, 使用Cadence的解決方案應該是一個效能和價格相對較好的軟件. 當然, Mentor的表現仍然很好, 尤其是它的設計流程管理應該是最好的.

2. 解釋每一層的含義 PCB板
Topoverlay——頂級設備的名稱, 也稱為頂部絲網或頂部組件圖例, 如R1 C5, IC10.
Bottomoverlay----similarly
multilayer-----If you design a 4-layer board, 您可以放置一個空閒的pad或via, 並將其定義為多層面, 然後它的墊子會自動出現在4層上. 如果你只把它定義為頂層, 那麼它的墊子只會出現在頂層.
3, 2G及以上高頻 PCB設計, 路由, 佈局, 應該注意哪些方面?
高頻PCB 2G以上屬於射頻電路設計，不在高速數位電路設計的討論範圍內. 射頻電路的佈局和佈線應與示意圖一起考慮, 因為佈局和佈線會造成分佈效應. 此外, 射頻電路設計中的一些無源器件是通過參數化定義和异形銅箔實現的. 因此, 需要EDA工具來提供參數化設備和編輯异形銅箔.
Mentor的boardstation有一個特殊的射頻設計模塊，可以滿足這些要求. 此外, 一般射頻設計需要專用的射頻電路分析工具. 業內最著名的是安捷倫的易軟件, 它與Mentor的工具有很好的介面.
4, 2G及以上高頻 PCB設計, 微帶線的設計應遵循哪些規則?
射頻微帶線設計需要3維場分析工具來選取傳輸線參數. 應在此欄位選取工具中指定所有規則.
5. 對於具有所有數位信號的PCB, 電路板上有一個80MHz時鐘源. 此外 to the use of wire mesh (grounding), 為了確保足够的驅動能力, 應使用何種電路進行保護?
確保時鐘的驅動能力. 它不應該通過保護來實現. 通常地, 使用時鐘驅動晶片. 對時鐘驅動能力的普遍關注是由於多個時鐘負載引起的. 採用時鐘驅動晶片, 將一個時鐘訊號轉換為多個, 採用點對點連接. 選擇驅動晶片時, 除了確保負載基本匹配之外, the signal edge meets the requirements (usually the clock is an edge valid signal). 計算系統計時時, 應計算驅動晶片中時鐘的延遲.
6. 如果使用單獨的時鐘訊號板, 通常使用何種介面來確保時鐘訊號的傳輸受影響較小?
時鐘訊號越短, 傳輸線效應越小. 使用單獨的時鐘訊號板將新增訊號佈線長度. 單板的接地電源也是一個問題. 如果需要遠程傳輸, 建議使用差分訊號. LVDS訊號可以滿足驅動能力要求, 但是你的時鐘不太快，也沒有必要.
7, 2700萬, SDRAM clock lines (80M-90M), 這些時鐘線的二次諧波和3次諧波正好在VHF波段, 當高頻從接收端進入後，干擾會很大. 除了縮短線路長度, 還有什麼好方法?
如果3次諧波較大，二次諧波較小, 這可能是因為訊號占空比為50%, 因為在這種情況下, 訊號沒有偶數諧波. 此時, 您需要修改訊號占空比.
此外, 對於單向時鐘訊號, 通常使用源端串聯匹配. 這可以抑制二次反射, 但不會影響時鐘邊緣速率. 可以使用以下公式獲得源匹配值.
8. 什麼是路由拓撲?
拓撲結構, 有些也稱為路由順序. 用於多埠網絡的佈線順序.
9. 如何調整軌跡的拓撲以提高訊號的完整性?
這種網絡訊號方向更為複雜, 因為對於單向, 雙向訊號, 以及不同級別的訊號類型, 拓撲影響不同, 很難說哪種拓撲結構有利於訊號質量. 在進行預類比時, 使用哪種拓撲對工程師要求很高, 需要瞭解電路原理, 訊號類型, 甚至接線困難.
10. 如何通過分層來减少電磁干擾問題?
首先, 必須從系統中考慮電磁干擾. PCB板 單獨解决不了問題.
對於EMI, 我認為主要目的是為訊號提供最短的返回路徑, 减少耦合面積, 抑制差模干擾. In addition, 地面層與電源層緊密耦合, 比功率層更外延, 這有利於抑制共模干擾.