精密PCB製造、高頻PCB、高速PCB、標準PCB、多層PCB和PCB組裝。
PCB stackup:
For a six-layer board, 一般堆棧位於頂部, 接地, 訊號2, 訊號3, 功率, 和底部. 通常地, 最好使用GND作為訊號的基準面. 軌跡的阻抗由軌跡的寬度决定, 痕迹銅箔的厚度, 軌跡到基準面的距離, 基準面銅箔和板電介質資料的厚度. 這個 PCB設計 應符合CPU製造商的阻抗設計要求，以設定堆棧. 地板. 全體的 PCB設計 軟件也可以計算阻抗. 在找到 PCB製造商 以及瞭解片狀電介質厚度的資料, 您可以自行設計堆棧和線寬. 地址/命令訊號和控制訊號可以使用1.8V記憶體工作電壓作為基準面. 但必須參攷完整的功率平面.
Trace length control:
For high-frequency signals such as DDR2, 軌跡長度應計算到CPU核心, 這引入了一個稱為包長度的概念. 矽片通過物理和化學方法蝕刻到CPU內核中, 然後CPU核心被封裝在一個小的PCB基板上，成為我們常用的CPU. 從針上的軌跡長度 PCB板 到CPU核心的長度稱為包長度, 也稱為引脚延遲.
同秩記憶體的時鐘長度應控制在正負5密耳以內.
同一數據組中所有記錄道的長度應控制在數據選通訊號DQS的正負20密耳範圍內. 不同數據組之間的長度可能不同, 但它應該控制在時鐘訊號的正負500密耳之內.
地址/命令組訊號長度控制不是特別嚴格. INTEL Atom N450要求將時鐘訊號控制在-500密耳到+1000密耳之間. 也就是說, 最長和最短訊號之間的差值可能為1500mil, 但在佈線時，最好盡可能减少訊號長度差. 佈線時，如果這些組的訊號長度完全相等，則沒有問題, 但它佔用了大量PCB空間和時間. 如果地址的長度/命令訊號超過時鐘訊號的數千英里, 需要在BIOS固件中進行調整. 控制在CPU要求範圍內. 需要板載記憶體時, 只需配寘記憶體SPD.
控制組訊號長度控制要求與地址類似/指揮組訊號要求. 應根據CPU製造商的要求進行設計. INTEL Atom N450要求將時鐘訊號控制在0mil到+1000mil之間.
Trace spacing:
通常地 speaking, 佈線應根據3W原則進行, 那就是, 同一平面上的行距是線寬的3倍. 但這不是必要的, 英特爾的要求相對較小. Generally, 彎曲軌跡的間距可以為16至20密耳, 時鐘訊號可以新增到30密耳. 應適當擴大不同訊號組之間的距離, 可以超過20密耳, 和地址之間的距離/命令組和控制組訊號可以小於8密耳. BGA扇出區域之間的距離可以很小, 電纜佈線後，應根據CPU設計要求佈線.
Other POWER routing:
A 20mil line can be used for the VREF trace, 和一個0.每個設備應添加1uf電容器.
VTT軌跡應高於135mil, 每四個電阻應連接到0.1uf電容器, 兩端應連接到10uf電容器.
點對多點訊號, 例如地址/命令訊號, 控制訊號, 和時鐘訊號, 應按“T”形佈線, 那就是, 晶片應向上佈線，然後分支, 長度應滿足CPU的設計要求.
