精密PCB製造、高頻PCB、高速PCB、標準PCB、多層PCB和PCB組裝。
時鐘線佈線
1、表層無時鐘佈線或佈線長度=<500mil（關鍵時鐘表層佈線=<200mil）； 回流焊必須使用完整的接地層，並且電橋未被交叉分割或交叉分割。
2、沒有其他佈線穿過晶體振盪器和時鐘驅動電路區域的頂層； （這有時很難滿足）。
3.、避開訊號線周圍的其他訊號線，必要時滿足3W原則（兩條線之間的中心距離為線寬的3倍）。 在佈置數據線或地址線時，通常不考慮這一點。 並關注計時（等長）。
4、在可能的情况下，功率層應儘量滿足20h原則：即功率層邊界是內收縮板相對於地面邊界厚度的20倍。
**20H規則：由於電源層和接地層之間的電場發生變化，電磁干擾將從電路板邊緣向外輻射。 這被稱為邊緣效應。 電源層可以縮回，以便電場僅在接地層內傳導。 以H（電源和地面之間的介質厚度）為組織，如果收縮為20H，70%的電場可以限制在接地邊緣內； 如果收縮時間為100H，則可以限制98%的電場。
5、在不同頻率的時鐘之間滿足3W原則
**3W規則：為了减少線路之間的干擾，線路間距應足够大。 當線中心距不小於線寬的3倍時，可以保持70%的電場而不相互干擾，這稱為3W規則。 如果你想在不相互干擾的情况下獲得98%的電場，可以使用10W規則。
6、當時鐘訊號層變化且回流基準面也變化時，通常在時鐘線層變化通孔旁邊放置接地孔。
7、時鐘接線與輸入/輸出介面和手柄之間的距離>=1000mil。
8、時鐘線與相鄰平面層佈線等長<=1000mil。
9、多負載時鐘結構應盡可能採用星形。 在實際實現中，當行走到多負載點的中心時，通常使用等長分岔方法。
10.在SDRAM佈線中，SDCLK的長度與數據之間的差值<=800mil。
11、帶狀線（中間層佈線）的典型傳送速率為180ps/in，微帶線（表面佈線）為140ps/in。
介面接線要求：
1、差動接線規則：平行等距、同層、等長。
2、介面變壓器與介面連接器之間的網絡長度小於1000mil。
3、在分段的重置線上添加橋接措施。
4、介面電路的接線應遵循先保護後濾波的原則。
5、介面變壓器、光耦等一次和二次隔離元件相互隔離，沒有相鄰平面等耦合路徑，到相應基準面的隔離寬度大於100mil。
板材堆放：
1、組件層的相鄰層為地平面，為固定層佈線層提供設備遮罩層和基準面。
2、所有訊號層盡可能靠近地平面。
3、儘量避免兩個訊號層直接相鄰。
4、主電源盡可能靠近。
5、考慮層壓結構的對稱性。
其他接線注意事項：
1、電源層和地面層之間的EMC環境較差，囙此避免放置對干擾敏感的訊號。
2、訊號線不得有直角。
3、佈線儘量靠近平面，避免交叉分割。 如果需要跨段或不能靠近電源接地層，則這些條件僅允許存在於低速訊號線中。
關於PCB設計技能的問題
1、在EMC測試中，發現時鐘訊號的諧波嚴重超標，但去耦電容連接到電源引脚。 在PCB設計中應注意哪些方面來抑制電磁輻射？
電磁相容的3個要素是輻射源、傳輸路徑和受害者。 傳播路徑分為空間輻射傳播和電纜傳導。 所以要抑制諧波，首先看看它的傳播管道。 電源解耦是為了解决傳導模式的傳播問題。 此外，還需要進行必要的匹配和遮罩。
2.對於一組匯流排（地址、數據、命令），用於驅動多個（最多4、5個）設備（閃存、SDRAM、其他周邊設備…）， PCB佈線時使用哪種方法？
佈線拓撲對信號完整性的影響主要體現在每個節點上的訊號到達時間不一致，反射訊號也同時到達某個節點，導致訊號質量惡化。 一般來說，在星形拓撲中，可以控制幾個長度相同的存根，使訊號傳輸和反射延遲一致，以實現更好的訊號質量。
在使用拓撲之前，有必要考慮訊號拓撲節點的情况、實際工作原理和佈線困難。 不同的緩衝區對訊號反射的影響不一致，囙此星形拓撲無法解决連接到閃存和sdram的數據地址匯流排的延遲，囙此無法確保訊號質量； 另一方面，高速訊號通常用於dsp和sdram之間的通信，閃存加載的速度不高，囙此在高速模擬中，只需要確保實際高速訊號有效工作的節點處的波形，而不需要注意閃存處的波形； 將星形拓撲與菊花鏈和其他拓撲進行了比較。 換句話說，佈線更加困難，尤其是當大量數據地址訊號使用星形拓撲時。
3. 在裡面 PCB設計, 地線通常分為保護地和訊號地； 電源接地分為數位接地和類比接地. 為什麼要分開接地線?
劃分接地的目的主要是出於EMC考慮，並且擔心電源數位部分和接地上的雜訊會干擾其他訊號，尤其是通過傳導路徑的類比信號。 至於訊號接地和保護接地的劃分，這是因為電磁相容中對靜電放電的考慮類似於我們生活中避雷針接地的作用。 無論你如何劃分，最終只有一塊土地。 只是雜訊發射方法不同。
4、製作時鐘時是否需要在兩側加地線遮罩？
是否添加遮罩地線取決於電路板上的串擾/電磁干擾情况，如果遮罩地線處理不當，可能會使情况惡化。
5、如何使用powerPCB設定4層板的層？
可以將圖層定義設定為
1：無平面+組件（頂部佈線）
2：凸輪平面或分割/混合（GND）
3：凸輪平面或分割/混合（功率）
4：無平面+組件（如果單面組件可以定義為無平面+路由）
SDRAM原理設計和佈局規則
與傳統的SDRAM介面電路相比。 注册的SDARM電路對電路電力參數的設計約束相對寬鬆，在設計過程中基本上不需要考慮主控制晶片的驅動能力； 但由於注册SDRAM也是一種高速介面電路，其電路設計也應遵循一定的規則，以確保設計電路的可靠性和穩定性。
（1）原則設計規則
1、在每個晶片的時鐘輸入端設計了相位調整電容器，電容值可以設定為10pF，可以根據量測數據進行調整。
2、在每個SDRAM晶片的數據引脚上，分別設計串聯匹配電阻。 匹配電阻值可設定為l0Î）。
3、每個鎖存晶片的鎖存時鐘採用時鐘擴展電路的不同輸出時鐘。
4、每個SDRAM晶片的輸入時鐘採用時鐘擴展電路的不同輸出時鐘。
5、時鐘擴展晶片的時鐘輸出引脚設計為串聯匹配電阻。 匹配電阻值可設定為l0Î）。
鎖存晶片的輸出端子設計為與匹配電阻串聯。 匹配電阻值可設定為lOÎ）。
（2）接線規則
1.SDRAM數據線：從MPC824l到同一個SDRAM晶片的數據訊號佈線需要等長控制，長度誤差控制在±5%以內。
2.SDRAM地址/控制線：將晶片鎖定到相同的SDRAM
晶片的地址/控制訊號路由需要等長控制，長度誤差控制在±5%以內。
3、時鐘擴展電路到鎖存晶片的雙向鎖存時鐘輸出，其佈線需要等長控制，長度誤差控制在±l.27mm以內。
4、從時鐘擴展電路到SDRAM晶片的4通道時鐘輸出需要等長控制，長度誤差控制在±l.27 mm以內。
5、從鎖存晶片到SDRAM晶片的地址/控制訊號的長度與從時鐘擴展電路到相應SDRAM晶片的時鐘軌跡的長度基本相同，長度誤差控制在±5%以內。
6、時鐘擴展電路迴響時鐘軌跡的長度與時鐘擴展電路到SDRAM晶片的平均軌跡長度基本相同，長度誤差控制在±10%以內。
7.MPC824l與SDRAM晶片之間的數據線、地址線、控制線和時鐘線的長度基本相同，長度誤差控制在±10%以內。
（3）佈局規則
1、所有相位調整電容器均靠近接收端。
2、所有時鐘系列匹配電阻器均靠近變送器。
3.SDRAM晶片數據引脚的串列匹配電阻接近SDRAM晶片。
4、鎖存晶片輸出端的串聯匹配電阻靠近輸出端。
（4）其他設計規則
1、每根導線必須由阻抗控制，即單端導線由50Ω阻抗控制。
2、晶片的電源引脚必須配備去耦電容器，電容值可以為0.1mF。原則上，每個電源引脚必須設計有去耦電容器，並盡可能靠近電源引脚。
3、完整的地層和動力層，至少要保證一個完整的地層。
4、時鐘訊號盡可能傳輸到內層，以减少電磁干擾。
（5）PCB設計調試
根據上述規則設計的硬體電路通常只需稍微調整相位調整電容值，即可在100 MHz SDRAM時鐘下穩定工作。 相位調整電容值的範圍一般為5～15pF。 如果定時參數的裕度足够，則可以不焊接相位調整電容器
以上是硬體佈局經驗的介紹, Ipcb還提供 PCB製造商 和 PCB製造 科技
