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有網友表示，DDR數據線是由DQS鎖存的，所以長度應該保持相等。 地址線和控制線由時鐘鎖存，囙此它們需要與時鐘保持一定的等長關係。 一般來說，等長沒有問題。 就阻抗而言，一般來說，DDR需要60歐姆，DDR2需要50歐姆。 不要穿孔痕迹，以避免阻抗不連續。 就串擾而言，只要線間距加寬，一層訊號就是分層的，沒有問題。 一些網友還表示，他們類比了DDR2的結果：時鐘線長度誤差小於0.5mm； 最大長度小於57mm； 時鐘線和相對地址線之間的長度差小於1.0mm。
九大科技表示，它是否在互聯網上使用晶片 PCB板 或使用DIMM條, DDR 和 DDRx (including DDR2, DDR4, 等.) are relatively difficult to read and write with traditional synchronous SDRAM. 主要有3個困難：第一, 計時. 因為DDR使用雙邊觸發, 以及通用時鐘單邊同步電路, 計時計算有很大差异. DDR的雙邊緣觸發器的原因是時鐘在晶片內倍增. 看起來數據地址速率與外部時鐘相同. 為了確保可以判斷一組訊號的小相位差偏差, DDR使用數据包同步來觸發數據DQ訊號上的DQS訊號, 囙此，DDR上需要的定時同步在DQ和DQ之間, 不在常規數據和時鐘之間. 此外, 測試最大和最小飛行時間Tflight時, 一般訊號在通過測試電平VMEA的訊號邊緣與低判决閾值Vinl和高閾值Vinh之間計算. 確保有足够的設定時間和保持時間, 控制飛行時間不考慮訊號本身的速度. 因為DDR水准較低, 只有中間水准Vref用作測試水准. 計算設定時間和保持時間時, 必須考慮訊號變化邊緣速率轉換速率, 在計算設定時間和保持時間時，必須添加額外的內容. 轉換率的補償. 該補償值在DDR特殊規範或晶片數據中引入. 第二, 火柴. DRR採用SSTL級別. 這種特殊的緩衝器需要一個外部電路來提供上拉. 該值為30-50歐姆, 電平VTT是高電平的一半. 該上拉將為緩衝器操作提供直流電流, 所以電流很大. 此外, 為了抑制反射, 還需要傳輸線阻抗匹配和串聯電阻匹配. 其結果是在DDR數據訊號上, 每端有一個10-22歐姆的串聯電阻, 上拉接近DDR端； 地址訊號, 串聯電阻連接到傳輸端，上拉接近DDR端. 第3, 電源完整性. Due to the small level swing of DDR (such as 2.SSTL2和1為5V.8V for SSTL1), 它需要高參攷電壓穩定性, 尤其是Vref和VTT. 內部類比鎖相環通常用於提供DDR時鐘的晶片中. 參攷電源要求非常高； 因為VTT提供大電流, 電源阻抗要求足够低, 功率引線電感足够小； 此外, DDR與許多訊號同步工作, 高速, 嚴重的同步開關雜訊, 合理的功率分配和良好的供電耦合電路是非常必要的.
1. CLK的長度與X相同, and the difference between the longest and shortest is no more than 25mils
2. DQ的長度為Y, 與CLK相比, Y should be in the range of [X-1500,X 1500mils]
3. DM和數據的長度為Z, 比較各組的DQ, Z should be in the interval of [Y-25,Y 25mils]
4. A的長度/C signal (control & command signal) is K, 與CLK比較, K should be in the range of [X-1500,X 2000mils]
5. Impedance control: DQ DQS DM CONTROL COMMAND CLK impedance is 55ohm -15%
1. Wiring grouping
The memory in the ARM system is generally 32-bit or 16-bit, 通常由一個或兩個記憶體晶片組成. 數據線可分為一組, 兩組或四組.
分組為：數據0-31, DQS0-3, DQM0-3 as a group;
Division of the two groups: DATA0-15, DQS0-1, DQM0-1作為一個組, 數據16-31, DQS2-3, DQM2-3 as a group;
The four groups are divided into one group: DATA0-7, DQS0, DQM0是一個組, 數據8-15, DQS1, DQM1是一個組, 數據16-23, DQS2, DQM2是一個組, 和數據23-32, DQS3, DQM3是一個組.
它分為幾個組, 可以根據晶片數量和佈線密度來確定. 接線時, 同一組的訊號線必須在同一層上.
其餘的是時鐘訊號, 地址訊號和其他控制訊號. 這些訊號線是一組. This group of signal lines should be routed on the same layer as much as possible
2. Isometric matching
a. DATA0-31, DQS0-3, DDR的DQM0-3均匹配等長, 不管他們是否分為一組, 兩組或四組. 誤差控制在25密耳. 它可以長於地址行, 但不是更短.
b. 時鐘訊號, 地址訊號和其他控制訊號都是等長匹配的, 誤差控制在50mil. 此外, 如果是DDR時鐘, 必須按照差速線路的要求進行佈線. 兩條時鐘線的長度必須控制在2以內.5密耳誤差, 並且必須最小化未耦合長度. 時鐘線可以比地址線和其他訊號線長20-50密耳.
3. Spacing
The control of the spacing should consider the impedance requirement and the density of the trace. 通常的間距原則是1W或3W. 是否有足够的佈線空間, 數據線的佈線距離為3W, 這樣可以减少很多串擾. 如果不起作用, 必須保證至少1W的間距. 此外, 數據線和其他訊號線之間的距離必須至少為3W, 如果能再大一點就更好了. 時鐘和其他訊號線之間的距離應保持至少3W，並盡可能大. 繞組間距也可採用1W和3W原則, 應首先使用3W原則.
以上是DDR2 DDR3 PCB佈局規則的介紹, Ipcb還提供 PCB製造商 and PCB製造 科技
