PCB新聞 - DDR電源分類

1. Power
   DDR power supplies can be divided into three categories:
   
   The main power supply VDD 和 VDDQ,
   主要功率要求為VDDQ=VDD, VDDQ is for IO
   VDD is the power supply for buffer power supply, 但一般使用, VDDQ和VDD組合成一個電源. 一些晶片也有VDDL, 為DLL供電, 並且可以使用與VDD相同的電源.
   設計電源時, 必須考慮電壓和電流是否滿足要求, 電源的通電順序, 電源的通電時間, 還有單調性.
   電源電壓要求通常在±5.%範圍內.
   需要根據使用的不同晶片和晶片數量計算電流. 由於DDR的電流通常相對較大, 什麼時候 PCB設計, 如果在引脚上鋪設了完整的電源平面, 這是最理想的狀態, 在電源入口新增儲能電容, 每個引脚添加一個. 100nF～10nF小電容濾波器.

參攷電源Vref,
參攷電源Vref需要遵循VDDQ, Vref=VDDQ/2, 囙此，它可以由電源晶片提供, 也可以通過電阻分壓器獲得. 由於Vref電流通常很小, 以幾毫安培到幾十毫安培的順序, 電阻分壓器方法節省了成本，並且佈局更靈活. 它靠近Vref引脚，並緊跟其後. VDDQ電壓, 囙此建議採用這種方法. 應該注意的是，分壓器使用的電阻器可以是100～10K, 需要1%精度的電阻器.
Vref參攷電壓的每個引脚需要添加一個10nF點電容濾波器, 最好將電容器與每個分壓電阻器並聯.

Used for matching voltage VTT (Tracking Termination Voltage)
VTT is the power source pulled up by the matching resistor, VTT=VDDQ/2. 在DDR設計中, 取決於拓撲, 有些設計不使用VTT, 例如，當控制器的DDR設備更少時. 如果使用VTT, 當前VTT的需求相對較大, 所以接線需要用銅線敷設. VTT要求電源能够吸收電流和吸收電流. 在正常情况下, 您可以使用專業為DDR設計的電源晶片來生成VTT以滿足要求.
此外, 通常在拉至VTT的每個電阻器旁邊放置一個10Nf～100nF電容器, 整個VTT電路需要一個大的超濾電容器來儲能.
一般來說, DDR數據線具有單驅動器單拓撲結構, DDR2和DDR3都有ODT進行匹配, 囙此，無需拉動VTT進行匹配以獲得更好的訊號質量. 然而, 如果地址和控制訊號線是多負載的, 將有多個駕駛員, 裡面沒有ODT, 其拓撲結構為T點結構, 囙此，經常需要使用VTT進行訊號質量匹配控制.

2. Clock
The DDR clock is a differential trace. 通常地, 使用與端子並聯的100歐姆匹配方法. 差分軌跡的差分對的控制阻抗為100歐姆, 單端線路為50歐姆. 應該注意的是，差分線路也可以使用串聯匹配. 使用串聯匹配的優點是可以控制差分訊號的上升沿, 可能對電磁干擾有一定影響.

3. Data and DQS
The DQS signal is equivalent to the reference clock of the data signal, 在路由時，它需要與CLK訊號保持相同的長度. DQS是低於DDR2的單端訊號. DDR2可用作差分訊號或單端. 進行單端連接時, 您需要將DQ接地, 而DDR3是差分訊號，需要100ohm差分線路. 由於內部ODT, DQS不需要將端子與100歐姆電阻器並聯. 每個8比特數據訊號對應於一組DQS訊號.
在路由時，DQS訊號需要與同一組的DQS訊號保持相同的長度, 並控制單端50ohm阻抗. 寫入數據時, DQ和DQ的中間對齊, 讀取數據時, DQ和DQ的邊緣對齊. DQ訊號主要是一個驅動一個, DDR2和DDR3具有內部ODT匹配, 囙此，執行序列匹配通常就足够了.
4. Address and Control

The address and control signal are not as fast as DQ. 根據時鐘的上升沿對其進行採樣, 囙此，它們的長度必須與時鐘軌跡的長度相同. 然而, 如果使用多個DDR, 地址和控制訊號處於一個驅動多個關係中, 你需要注意匹配方法是否合適.
5. PCB layout considerations

During PCB layout, DDR顆粒應盡可能靠近DDR控制器. 每個電源引脚需要放置一個濾波電容器, 整個電源需要在電源入口放置一個10uF或更大的電容器. 最好使用一個單獨的層將電源鋪設在引脚上. 串聯匹配的電阻器最好放置在源端. 如果是雙向訊號, 必須均勻放置在同一端. 如果是具有多個驅動器的DDR匹配結構, VTT上拉電阻器需要放置在最遠端. 注意，晶片佈局需要平衡. 下圖顯示了幾個DDR的拓撲結構. 第一, 對於一驅二的情况, 它被劃分為樹狀結構, 菊花鏈和架空結構. Fly-by是一種帶有小短節的菊花鏈結構. DDR2和DDR3的菊花鏈結構更合適. 樹狀結構允許兩個晶片連接到PCB的正面和背面，以减少分叉的長度. 具有多個驅動器的DDR拓撲更為複雜，需要仔細類比.
6. PCB wiring considerations

For PCB layout, 單端記錄道使用50歐姆，差分記錄道使用100歐姆.
注意，控制差動線的等長在±10mil範圍內, 同一組線路根據速度要求也有所不同, 一般為±50mil.
控制線和地址線, DQS線, 時鐘的長度是一樣的, DQ數據線的長度與同一組的DQS線的長度相同.
請注意，時鐘, DQ和其他訊號之間的距離應大於3W.
組之間的訊號也應至少間隔3W的距離.
最好在同一層上路由同一組訊號.
最小化過孔數量.

7. EMI issues
Due to its fast speed and frequent access, 在許多設計中，DDR需要考慮其外部干擾. You need to pay attention to the following points when designing
The principle requires circuit modules and signals that are susceptible to interference, 例如類比信號, 射頻訊號, 時鐘訊號, 等., 按性能指標要求, 以防止DDR干擾它們並影響名額.
請勿將同一電源用於DDR電源和其他易受影響的電源模組. 如果必須使用相同的電源, 注意電感器的使用, 過濾和隔離用磁珠或電容器.
在時鐘和DQS訊號線上, 保留一些可以新增串聯電阻和並聯電容的地方. 當電磁干擾超過標準時, 在信號完整性允許的範圍內新增對地串聯電阻或電容，使訊號上升並延遲. 減緩並减少外部輻射.
用於遮罩, 使用金屬外殼的遮罩結構來遮罩外部輻射.
注意保持地面的完整性.

8. Test Method
Note that the bandwidth of the oscilloscope probe and the oscilloscope itself can meet the test requirements.
應選擇盡可能靠近訊號接收端的測試點.
因為DDR訊號更複雜, 為了快速測試, 調試, 解决訊號問題, 我們希望簡單地把閱讀分開/寫入比特. 此時, 最常用的眼圖分析是幫助檢查DDR訊號是否符合電壓, 計時, 和抖動要求.
有幾種觸發模式設定. 第一, 前導寬度觸發器可用於分離讀取/寫入訊號. 根據JEDEC規範, 讀取前導碼的寬度為0.9到1.1個時鐘週期, 並且寫入前導碼的寬度被指定為大於0.35個時鐘週期, 沒有上限. 第二種觸發方法是使用較大訊號幅度的觸發方法來分離讀取訊號/寫入訊號. 通常, 讀取的訊號幅度/寫入訊號不同, 囙此，我們可以通過在較大的訊號幅度上觸發示波器來實現兩者的分離.
注意訊號的幅度, 時鐘的頻率, 差分時鐘的交叉點, 上升沿是否單調, 超過, 等. 測試期間.
時間上最重要的事情, 最重要的是要注意設定時間和保持時間.

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