Leiterplattentechnisch - Verstehen Sie den Controller der LCD-Flüssigkristallanzeige

Mit der kontinuierlichen Weiterentwicklung der Displaytechnik, Farbechte LCD-Displays nehmen allmählich eine wichtige Position in PCB-eingebetteten Anzeigesystemen mit ihren Vorteilen der hohen Auflösung ein, hoher Kontrast, und High Definition. Zur Zeit, Es gibt hauptsächlich zwei Möglichkeiten, das Design und die Entwicklung des LCD-Controllers basierend auf der eingebetteten PCB-Plattform zu realisieren: ARM eingebetteter LCD-Controller und unabhängiges Steuergerät. Allerdings, Beide Implementierungen weisen Mängel auf. Der Einsatz von Embedded Controllern kann die Belastung der PCB-Prozessor und begrenzen Sie die Bildrate der Anzeige. Die externen PCB-Steuergeräte sind nicht nur kostenintensiv, aber auch sehr spezifisch, was schwierig ist. Passen Sie sich an verschiedene Arten von LCD-Bildschirmen an.

Basierend auf diesem Problem wird hier ein Design-Schema für LCD-Controller basierend auf ARM und FPGA vorgeschlagen. Einerseits kann dieses Design-Schema die Schreibrate des Videospeichers erhöhen und die Belastung des Prozessors verringern, indem das Framebuffer-Gerät unter LINUX OS betrieben wird. Auf der einen Seite wird FPGA verwendet, um das Design des LCD-Controllers mit kurzem Entwicklungszyklus, niedrigem Stromverbrauch und flexibler Portabilität zu realisieren, die auf verschiedene kleine und mittlere LCD-Bildschirme angewendet werden kann.

Das System besteht hauptsächlich aus einem Mikrocontroller, FPGA (LCD-Controller), Speichereinheit und Peripherieschnittstelle. Das Blockdiagramm des Systems ist in Abbildung 1 dargestellt.

Der Arbeitsprozess des Systems: Unter der Wirkung des Timing-Steuersignals, das von der Timing-Generierungsschaltung innerhalb des FPGA erzeugt wird, liest der LCD-Controller die für die Anzeige erforderlichen Daten vom Mikrocontroller durch die Framebuffer-Schnittstelle und speichert sie im Anzeigepuffer SRAM. Gleichzeitig liest das LCD-Display die Anzeigedaten aus dem Anzeigespeicher SRAM und zeigt die Dateninformationen direkt in Echtzeit durch die Datenformatkonvertierungsschaltung an.

Der LCD-Controller ist auf Basis von FPGA implementiert. Dieses Programm verwendet Alteras Cvclone (Hurrikan) Serie EPlC6Q240. FPGA verfügt über eine Hochgeschwindigkeits-Datenübertragungs-I/O-Schnittstelle, die eine Hochgeschwindigkeits-Display-Speicher-Leserate realisieren und die Bildrate des LCD-Displays erheblich verbessern kann. Gleichzeitig ist FPGA ein programmierbares Logikgerät, das komplexe Logikbetriebe implementieren und komplexe Steuerzeiten bereitstellen kann. Die LCD-Anzeige nimmt die LQ035Q3DG01 Art TFT-LCD Flüssigkristallanzeige an, die Auflösung ist 320&TImes; 240, und das Bildsignal ist im RGB-Format.

Weil SRAM eine höhere Lese- und Schreibgeschwindigkeit hat, der Anzeigecache dieser PCB-Design Das Schema verwendet ein Stück IS61LV51216AL SRAM mit einer Kapazität von 512 KB und einer Lese- und Schreibgeschwindigkeit von etwa 10ns. And the size of displaying a frame of image is 125 KB (320x240x2/l024), FPGA liest und schreibt Geschwindigkeit in den Display-Speicher beträgt etwa 200 ns, so erfüllen Sie die Systemanforderung.

Die Hauptsteuereinheit, die vom Controller entworfen und entwickelt wurde, nimmt ATMEL AT9lRM9200 (abgekürzt als 9200) als MCU an. Der PCB-Prozessor basiert auf dem ARM920T-Kern mit einer Arbeitsfrequenz von 180 MHz. Die Leistung kann 200 MI/s erreichen, und das System nimmt Open Source LINUX OS an. ARM9 als Steuerungsterminal des Systems muss jedoch eine Reihe von Aufgaben wie Informationserfassung, Verarbeitung und externe Kommunikation erfüllen. Liest der LCD-Controller auch Daten aus dem Speicher für die Anzeige aus, belastet dies den Prozessor und reduziert den Display-Cache. Die Leserate beeinflusst die Echtzeitanzeige des LCD. Daher wird hier eine Anwendungsmethode vorgeschlagen, die auf der Framebuffer-Schnittstelle unter LINUX OS basiert, die die Leserate von Daten aus dem Anzeigespeicher erheblich verbessert und dadurch die Echtzeitleistung des gesamten Anzeigesystems verbessert. Abbildung 3 zeigt den Anschluss der AT91RM9200 Schnittstellenschaltung.

Das Softwaredesign des Systems gliedert sich hauptsächlich in zwei Teile: LCD-Controller-Design basierend auf FPGA und Framebuffer-Treiber-Design unter LINUX OS.

Der LCD-Controller dieses Entwurfs besteht hauptsächlich aus Modulen wie Cache-Lesen und Schreiben, MCU-Schnittstelle und LCD-Timing-Steuerung.

Entsprechend dem Prinzip der TFT-LCD-Anzeige umfassen die wichtigsten Steuersignale, die für die Anzeige benötigt werden, Pixel-Taktsignal, Line/Field Synchronisation PCB-Signal und Aktivierungssignal. Die Auflösung des Anzeigebildschirms dieses Schemas ist 320x240, und es ist erforderlich, die Aktualisierungsfrequenz der LCD-Anzeige 60 Hz zu entwerfen, das heißt, das Feldsynchronisationssignal (VSYNC) ist 60 Hz. Besteht aus einem Line Synchronisationssignal, dann ist die Periode eines Line Synchronisationssignals 1/(60x240) s, und dann ist das Line Synchronisationssignal (HSYNC) 15 kHz. In gleicher Weise beträgt das Pixel Clock Signal (CK) 5MHz.

Das eingebaute phasenverriegelte IP-Modul (PLL) des FPGA wird verwendet, um das FPGA 50-MHz-Taktsignal F_CLK durch 10 in ein 5-MHz-Pixel-Taktsignal zu unterteilen. Die Zustandsmaschinenmethode wird verwendet, um das Timing-Steuermodul mit Verilog-Hardwarebeschreibungssprache zu entwerfen, die die PCB-Steuersignale VSYNC, HSYNC und ENAB bereitstellt, die die Timing-Anforderungen für das LCD erfüllen. Nachdem das PCB-Design abgeschlossen ist, wird die Timing-Simulation in der QuatuslI-Umgebung abgeschlossen, und die erhaltenen Simulationsergebnisse erfüllen die Timing-Anforderungen.

SRAM ist ein Videospeichermodul. Es ist zu sehen, dass die Leiterplattendaten Die Übertragung zwischen LCD-Controller und Mikrocontroller wird unter der Steuerung der ARM-Uhr eingelesen, Während der LCD-Bildschirm Daten aus dem SRAM unter der Steuerung des Pixel-Taktsignals CK liest . Das Problem der Leiterplattendaten Übertragung zwischen verschiedenen Taktdomänen, Diese Lösung verwendet FPGA-Design, um asynchrones FIFO zu implementieren.