Leiterplattentechnisch - Fehleranalyse von schlechtem Zinn auf Leiterplatten-Pads FMEA

1. Hintergrund des Falles

Die zur Prüfung vorgelegte Probe ist ein Leiterplatte. Nachdem die Leiterplatte SMT wurde, Es wird festgestellt, dass eine kleine Anzahl von Pads schlechte Verzinnung haben. Die Ausfallrate der Probe beträgt etwa drei Tausendstel. Der Oberflächenbehandlungsprozess des Leiterplattenpads ist chemisches Zinn-Eintauchen, Die Leiterplatte ist ein doppelseitiger Patch, und die Pads mit schlechtem Löten befinden sich alle auf der zweiten Patchfläche.

2. Kurze Beschreibung der Analysemethoden

2.1 Beobachtung des Erscheinungsbildes der Probe

Wie in Abbildung 1 gezeigt, gibt es durch die mikroskopische Beobachtung des ausgefallenen Pads kein Zinn auf dem Pad, und keine abnormalen Bedingungen wie offensichtliche Verfärbung werden auf der Oberfläche des Pads gefunden.

Fehleranalyse von schlechtem Zinn auf PCB-Pads

2.2 SEM+EDS Analyse der Pad Oberfläche

OberflächenSEM-Beobachtung und EDS-Komponentenanalyse wurden an NG-Pads, einmal gebrannten Pads und nicht gebrannten Pads durchgeführt. Die Oberfläche der nicht gebrannten Pads war gut geformt, und die Oberfläche der einmal gebrannten Pads und ausgefallenen Pads waren Zinn-getaucht. Die Schicht kristallisierte sich wieder, und es wurden keine abnormalen Elemente auf der Oberfläche gefunden;

2.3 Analyse des FIB Probenvorbereitungsprofils des Pads

Verwenden Sie die FIB-Technologie, um Querschnitte von ausgefallenen Pads, einmal gefeuerten Pads und nicht gefeuerten Pads zu erstellen und die Oberfläche des Profils zu scannen. Es wurde festgestellt, dass Cu-Elemente auf der Oberfläche des NG-Pads erschienen sind, was darauf hindeutet, dass Cu auf die Oberfläche der Zinnschicht diffundiert ist; Cu-Element erscheint auf der Oberfläche des Ofenpads in einer Tiefe von etwa 0,3μm, was bedeutet, dass die Dicke der reinen Zinnschicht etwa 0,3μm nach dem Ofenpad beträgt. Die Dicke der reinen Zinnschicht des Ofenpads beträgt etwa 0,8 μm. Angesichts der geringen Genauigkeit des EDS-Tests und des relativ großen Fehlers besteht der nächste Schritt darin, mit AES die Oberflächenzusammensetzung des Pads weiter zu analysieren.

2.4 AES Zusammensetzung Analyse der Pad Oberfläche

Analysieren Sie die polare Oberflächenzusammensetzung des NG-Pads und des einmal gebrannten Pads. Das NG-Pad ist im Tiefenbereich von 0~200nm, hauptsächlich Sn- und O-Elementen, und im Tiefenbereich von 200~350nm, ist es eine Kupfer-Zinn-Legierung, die fast nicht existent ist. Reine Zinnschicht; Die Lötplatte ist hauptsächlich Zinnschicht im Tiefenbereich von 0~140nm einmal nach dem Ofen, nach dem das Element Cu (Metallverbindung) erscheint

3. Analyse und Diskussion

Basierend auf den obigen Analyseergebnissen werden die Gründe, warum das Lötpad nicht verzinnt werden kann, wie folgt zusammengefasst:

a). Die reine Zinnschicht auf der Oberfläche des NG-Pads wurde vollständig verbraucht (die Oberflächenschicht wird oxidiert, und das Innere wird in intermetallische Verbindungen umgewandelt), die die Anforderungen an gute Lötbarkeit nicht erfüllen können;

b). Wenn das Pad einmal durch den Ofen geht, fördert die hohe Temperatur die gegenseitige Diffusion von Zinn und Kupfer, um eine Legierungsschicht zu bilden, was zur Verdünnung der reinen Zinnschicht führt;

c). Das NG-Pad wurde vor der SMT-Platzierung einmal durch den Ofen geführt. Während des Ofenprozesses wird das Oberflächenzinn oxidiert. Gleichzeitig wird die hohe Temperatur die gegenseitige Diffusion von Zinn und Kupfer verschlimmern, um eine Kupfer-Zinn-Legierung zu bilden und die Kupfer-Zinn-Legierungsschicht zu verdicken., Die Zinnschicht wird dünner. Wenn die Dicke der Zinnschicht kleiner als 0,2μm ist, kann das Pad keine gute Lötbarkeit garantieren, und ein schlechter Zinnanwendungsfehler tritt auf.

4. Vorschläge

(1) Verwenden Sie Stickstoff als SMT-Schutzatmosphäre;

(2) Erhöhen Sie die Dicke der Zinn-Immersionsschicht der Leiterplatte, um sicherzustellen, dass die Dicke der Zinnschicht die Lötbarkeitsanforderungen immer noch erfüllen kann, nachdem der Ofen einmal übergeben wurde.

5. Referenznorm

(1) GJB 548B-2005 Prüfmethoden und Verfahren für mikroelektronische Geräte Verfahren 5003 Verfahren zur Fehleranalyse von Mikroschaltungen

(2) IPC-J-STD-003B-2007 Lötbarkeit von Leiterplatten Prüfmethode