Leiterplattentechnisch - Netzteil für isolierte Schalterplatine Layout Design Design

Eine gute Leiterplatte Design optimiert Effizienz, mildert thermische Belastungen, und minimiert Rauschen und Effekte zwischen Leiterbahnen und Komponenten. Alles beruht auf dem Verständnis des Konstrukteurs der Stromleitwege und des Signalflusses in der Stromversorgung. Als ein Prototyp Steckdosenleiste zum ersten Mal eingeschaltet wurde, es war nicht nur funktional, aber auch leise und geringe Hitze. Allerdings, dies ist selten. Ein häufiges Problem mit Schaltnetzteilen ist "instabile" Schaltwellenformen. Manchmal, Der Wellenformjitter befindet sich im akustischen Bereich, und die magnetischen Komponenten erzeugen hörbare Geräusche. Wenn das Problem mit dem Layout der Leiterplatte ist, Es kann schwierig sein, die Ursache herauszufinden. Daher, Ein korrektes Leiterplattenlayout in der frühen Phase des Schaltnetzwerkdesigns ist sehr kritisch. Stromversorgungsentwickler müssen ein gutes Verständnis für die technischen Details haben, sowie die funktionalen Anforderungen an das Endprodukt. Daher, von Anfang an ein Board Design Projekt, Der Netzteil-Designer sollte eng mit dem PCB-Layout-Designer an kritischen Netzteil-Layouts zusammenarbeiten. Ein gutes Layout-Design optimiert die Energieeffizienz und mindert thermische Belastungen; noch wichtiger, es minimiert Rauschen und Spurenkomponenten Wechselwirkungen. Um diese Ziele zu erreichen, Konstrukteure müssen die aktuellen Leitungswege und den Signalfluss innerhalb der Schaltnetzteile verstehen. Zur Erzielung eines richtigen Layoutdesigns für ein nicht isoliertes Schaltnetzteil, Es ist wichtig, diese Designelemente im Auge zu behalten.

Floorplan
For an embedded dc/Gleichstromversorgung auf großen Leiterplatten, Erlangung der Spannungsregelung, Lasttransiente Reaktion, und Systemeffizienz erfordert die Platzierung des Stromversorgungsausgangs in der Nähe des Lastgeräts, Minimierung von Verbindungsimpedanz und Leitungsspannungsabfall auf den Leiterplatten . Stellen Sie einen guten Luftstrom sicher, um die thermische Belastung zu begrenzen; wenn eine Zwangsluftkühlung verfügbar ist, Platzieren Sie das Netzteil in der Nähe des Lüfters. Zusätzlich, Große passive Komponenten wie Induktivitäten und Elektrolytkondensatoren dürfen den Luftstrom durch flache oberflächenmontierte Halbleiterkomponenten wie LeistungsMOSFETs oder PWM-Regler nicht blockieren. Um zu verhindern, dass Schaltgeräusche die analogen Signale im System stören, Vermeiden Sie, empfindliche Signalleitungen so weit wie möglich unter das Netzteil zu legen; sonst, Zur Abschirmung muss eine interne Masseebene zwischen der Versorgungsschicht und der kleinen Signalschicht platziert werden. Der Schlüssel ist, für den Standort der Netzteile zu planen, sowie der Platzbedarf, in der frühen Entwurfs- und Planungsphase des Systems. Manchmal ignorieren Designer diesen Rat und konzentrieren sich auf die "wichtigeren" oder "spannenderen" Schaltungen auf großen Systemplatinen. Energiemanagement wird als Nebengedanke gesehen, Die Platzierung von Netzteilen in überschüssigem Raum auf der Platine ist schädlich für effiziente und zuverlässige Netzteildesigns. Für Mehrschichtplatten, Ein guter Ansatz ist, einen DC-Erdungs- oder DC-Eingang zu platzieren/Ausgangsspannungsschicht zwischen den Hochstrom-Leistungskomponentenschichten und den empfindlichen Kleinsignal-Leiterbahnen. Die Masseebene oder Gleichspannungsebene bietet eine AC-Masse, die kleine Signalspuren von rauschenden Stromleitungen und Leistungskomponenten abschirmt. In der Regel, Weder die Masseebene noch die Gleichspannungsebene einer mehrschichtigen Leiterplatte sollten getrennt werden. Wenn diese Trennung unvermeidbar ist, Anzahl und Länge der Spuren auf diesen Schichten sollte minimiert werden, und die Spuren sollten in die gleiche Richtung wie der hohe Strom gelegt werden, um den Aufprall zu minimieren.

Power stage layout
The switching power supply circuit can be divided into two parts: power stage circuit and small signal control circuit. Leistungsstufenschaltungen enthalten Komponenten, die hohe Ströme tragen, und typischerweise werden diese Komponenten zuerst platziert, gefolgt von der Platzierung von Kleinsignal-Steuerkreisen an bestimmten Stellen im Layout. Hochstrom-Leiterbahnen sollten kurz und breit sein, um die Induktivität der Leiterplatte zu minimieren, Widerstand, und Spannungsabfall. Dieser Aspekt ist besonders wichtig für die Spuren mit hohem/dt Impulsströme. Der Hochfrequenz-Entkopplungskondensator CHF sollte ein Keramikkondensator von 0 sein.1uf~10uf, X5R oder X7R Dielektrikum, which has extremely low ESL (effective series inductance) and ESR (equivalent series resistance). Larger capacitive dielectrics (like Y5V) may have large drops in capacitance value at different voltages and temperatures, und sind daher keine CHF Materialien. Dieses Problem kann durch Hinzufügen von zwei 1-Nebel-Hochfrequenz-Keramikkondensatoren am Eingangsende jedes Kanals gelöst werden. Die Kondensatoren isolieren den Wärmeschleifenbereich jedes Kanals und erleichtern die Bedienung. Die Schaltwellenform ist auch bei Lastströmen bis 30A stabil.

Hohe DV/DT switch area
This junction is rich in high frequency noise components and is a powerful source of EMI noise. Zur Minimierung der Kopplungskapazität zwischen Schaltanschluss und anderen rauschempfindlichen Leiterbahnen, Vielleicht möchten Sie die SW-Kupferfläche so klein wie möglich halten. Allerdings, Um einen großen Induktionsstrom zu leiten und einen Wärmeableitungsbereich für den Leistungs-MOSFET bereitzustellen, Die Leiterplattenfläche des SW-Knotens sollte nicht zu klein sein. Es wird im Allgemeinen empfohlen, einen geerdeten Kupferfolienbereich unter die Schaltverbindung zu legen, um eine zusätzliche Abschirmung zu gewährleisten. Wenn kein Kühlkörper für oberflächenmontierte Leistungs-MOSFETs und Induktoren im Design vorhanden ist, Die Kupferfolienfläche muss über eine ausreichende Wärmeableitungsfläche verfügen. For DC voltage junctions (such as input/output voltage and power ground), Es ist sinnvoll, die Kupferfolienfläche so groß wie möglich zu machen. Mehrere Durchkontaktierungen helfen, die thermische Belastung weiter zu reduzieren. Bestimmung der geeigneten Kupferfläche für einen hohen DV/dt Schaltanschluss erfordert eine konstruktive Balance zwischen Minimierung dv/dt-bedingtes Geräusch und gute MOSFET Wärmeableitung.

Power pad form
For decoupling capacitors, Die positiven und negativen Durchkontaktierungen sollten so nah wie möglich beieinander liegen, um die ESL der Leiterplatte zu reduzieren. Dies ist besonders effektiv für niedrige ESL-Kondensatoren. Kleiner Wert, Niedrige ESR-Kondensatoren sind in der Regel teurer, Falsche Pad-Muster und schlechte Spuren können ihre Leistung beeinträchtigen und die Gesamtkosten erhöhen. Allgemein, Eine vernünftige Pad-Form kann PCB-Rauschen reduzieren, Wärmewiderstand reduzieren, und minimieren die Leiterbahnimpedanz und den Spannungsabfall von Hochstromkomponenten. Ein häufiges Missverständnis bei der Auslegung von Hochstromkomponenten ist die falsche Verwendung von Wärmeentlastung. Unnötige Verwendung von Heißluftpads erhöht die Verbindungsimpedanz zwischen Leistungskomponenten, Dies führt zu größeren Leistungsverlusten und reduziert den Entkopplungseffekt kleiner ESR-Kondensatoren. Wenn Vias verwendet werden, um große Ströme während des Layouts zu leiten, Stellen Sie sicher, dass sie eine ausreichende Anzahl haben, um die Impedanz zu reduzieren. Auch, Verwenden Sie keine Heißluftpads für diese Vias.

Control circuit layout
Keep control circuits away from noisy switch copper areas. Für einen Buck-Konverter, Es ist ratsam, den Regelkreis in der Nähe von VOUT++, während für einen Boost-Konverter, Der Steuerkreis sollte in der Nähe der VIN++, Ermöglichung der Stromleitungen, kontinuierlichen Strom zu tragen. Wenn der Platz es zulässt, keep a small distance (0.5 inch to 1 inch) between the control IC and the power MOSFETs and inductors (both high noise and high thermal components). Wenn der Platz knapp ist und Sie gezwungen sind, den Controller in der Nähe der Leistungs-MOSFETs und der Induktivität zu platzieren, Es ist besonders darauf zu achten, den Steuerkreis von den Leistungskomponenten mit Erdungsebene oder Erdungsspuren zu isolieren. The control circuit should have a separate signal (analog) ground from the power stage ground. If there are separate SGND (signal ground) and PGND (power ground) pins on the controller IC, Sie sollten separat geroutet werden. Für den Steuerungs-IC mit integriertem MOSFET-Treiber, SGND sollte für die IC-Pins des kleinen Signalteils verwendet werden. Es wird nur ein Anschlusspunkt zwischen Signalmasse und Strommasse benötigt. Ein vernünftiger Ansatz besteht darin, die Signalmasse an eine saubere Stelle auf der Leistungsebene zurückzubringen.. Zwei Grounds können erreicht werden, indem nur zwei Ground-Leiterbahnen unter dem Controller-IC angeschlossen werden. Figure 12 (omitted) shows the recommended LTC3855 power-to-ground isolation method. In diesem Beispiel, der IC hat eine freiliegende Bodenplatte. Dieses Pad sollte mit der Leiterplatte gelötet werden, um elektrischen und thermischen Widerstand zu minimieren. Mehrere Durchlässe sollten im Bereich des Bodenbelags platziert werden. Die Entkopplungskondensatoren des Steuer-IC sollten in der Nähe ihrer jeweiligen Pins platziert werden. Zur Minimierung der Verbindungsimpedanz, Es empfiehlt sich, Entkopplungskondensatoren direkt auf den Pins zu platzieren, nicht durch Vias. As shown in Figure 12 (omitted), Die LTC3855 Pins, die in der Nähe des Entkopplungskondensators platziert werden sollen, sind der Stromdetektionspin Sense++/Sinn-, der Kompensationsstift ITH, die Signalmasse SGND, die Rückkopplung des Spannungsteilers FB, und der IC VCC Spannungspin Pin INTVCC, und Power Ground Pin PGND.

Loop Area and Crosstalk
Two or more adjacent conductors can create capacitive coupling. Ein hoher DV/dt auf einem Leiter koppelt einen Strom auf dem anderen Leiter durch parasitäre Kapazität aus. Zur Reduzierung von Kupplungsgeräuschen von der Leistungsstufe zum Steuerkreis, Rausche Schalterstrecken von empfindlichen kleinen Signalspuren fernhalten. Wenn möglich, Rauscharme Leiterbahnen auf separaten Schichten von empfindlichen Leiterbahnen leiten, und die innere Bodenebene als Lärmschutz verwenden. Wenn der Platz es zulässt, the control IC should be kept a small distance (0.5 inches to 1 inch) from the power MOSFET and the inductor, die sowohl laut als auch wärmeerzeugend sind. Beim Routing von Gate-Antriebssignalen, mit Short, Breite Leiterbahnen minimieren die Impedanz im Gate-Antriebspfad. Platzieren Sie die High FET Treiber Spuren TG und SW mit der richtigen Schleife Bereich, um Induktivität und hohe DV zu minimieren/dt Lärm. Ebenso, Die niedrige FET-Treiberparace BG sollte in der Nähe einer PGND-Spur platziert werden. Wenn eine PGND-Ebene unter der BG-Spur platziert wird, Der AC-Erdrückstrom des niedrigen FET wird automatisch in einen Pfad in der Nähe der BG-Spur gekoppelt. Wechselstrom fließt in die Schleife/Impedanz, die er findet. An diesem Punkt, Der Low Gate Treiber benötigt keine separate PGND Rückverfolgung. Die Lösung besteht darin, die Anzahl der Schichten zu minimieren, die die Gate-Antriebsspuren durchlaufen, das verhindert, dass sich Gate-Geräusche auf andere Schichten ausbreiten. Von allen kleinen Signalspuren, die Stromspuren sind empfindlich auf Rauschen. Die Amplitude des Stromerfassungssignals ist normalerweise kleiner als 100mV, die mit der Amplitude des Rauschens vergleichbar ist. Am Beispiel des LTC3855, der Sinn++/Sense- traces should be placed in parallel with spacing (Kelvin detection) to minimize the chance of picking up di/dt zusammenhängender Lärm. Auch, Filterwiderstände und Kondensatoren für Strommessstreifen sollten so nah wie möglich an den IC-Pins sein. Der Filtereffekt dieser Struktur, wenn Rauschen in lange Sinneslinien injiziert wird.

Choice of trace width
Current levels and noise susceptibility are the same for specific controller pins, Daher müssen für unterschiedliche Signale spezifische Spurbreiten gewählt werden. Normalerweise, das kleine Signalnetz kann schmaler sein, mit 10mil~15mil Breite Spuren. High-current networks (gate drive, VCC, and PGND) should use short, breite Spuren. Die Spuren für diese Netze werden empfohlen, mindestens 20mil breit auf Leiterplatte.