PCB-Neuigkeiten - DDR2 DDR3 PCB LAYOUT Regeln

Einige Netznutzer sagten, dass die DDR-Datenleitung durch DQS verriegelt ist, also sollte die Länge gleich gehalten werden. Die Adress- und Steuerleitungen werden von der Uhr verriegelt, so dass sie eine bestimmte gleichlange Beziehung zur Uhr aufrechterhalten müssen. Generell gibt es bei gleicher Länge kein Problem. In Bezug auf die Impedanz benötigt DDR im Allgemeinen 60 Ohms und DDR2 50 Ohms. Perforieren Sie keine Leiterbahnen, um eine Unterbrechung der Impedanz zu vermeiden. In Bezug auf Übersprechen ist, solange der Zeilenabstund breiter ist, eine Signalschicht geschichtet, und es gibt kein Problem. Einige Netzbenutzer sagten auch, dass sie die Ergebnisse von DDR2 simulierten: der Takt-zu-Linie Längenfehler ist weniger als 0,5mm; die maximale Länge kleiner als 57mm ist; Die Längendifferenz zwischen der Taktzeile und der relativen Adresszeile ist kleiner als 10mm.

Nine Technology gab an, dass, ob es Chips auf der Leiterplatte oder mit DIMM-Streifen, DDR and DDRx (including DDR2, DDR4, etc.) are relatively difficult to read and write with traditional synchronous SDRAM. Es gibt drei Hauptprobleme:, Timing. Weil DDR Double-Edge Trigger verwendet, und die allgemeine Clock Single-Edge Synchronisation Schaltung, es gibt einen großen Unterschied in der Zeitberechnung. Der Grund für den Double-Edge-Trigger von DDR ist, dass die Uhr innerhalb des Chips multipliziert wird. Es sieht so aus, als ob die Datenadressrate die gleiche ist wie die Uhr nach außen. Um sicherzustellen, dass eine kleine Phasendifferenzschiefe einer Gruppe von Signalen beurteilt werden kann, DDR nutzt Paketsynchronisierung, um das DQS-Signal auf dem Daten-DQ-Signal auszulösen, Die auf der DDR erforderliche Zeitsynchronisation erfolgt also zwischen DQ und DQS, nicht zwischen allgemeinen Daten und Uhr. Darüber hinaus, bei der Prüfung der maximalen und minimalen Flugzeit Tflight, Das allgemeine Signal wird zwischen der Signalkante berechnet, die den Prüfpegel Vmeas überschreitet und der niedrigen Entscheidungsschwelle Vinl und der hohen Schwelle Vinh. Um eine ausreichende Rüstzeit und Haltezeit zu gewährleisten, Steuerung Die Flugzeit berücksichtigt nicht die Geschwindigkeit des Signals selbst. Wegen des geringen Niveaus der DDR, Nur eine Zwischenstufe Vref wird als Prüfstufe verwendet. Bei der Berechnung der Rüstzeit und Haltezeit, Die Schwenkrate der Signaländerung muss berücksichtigt werden, Bei der Berechnung der Rüstzeit und Haltezeit müssen zusätzliche Extras hinzugefügt werden. Der Ausgleich der Slew Rate. Dieser Kompensationswert wird in die DDR Spezialspezifikation oder Chipdaten eingefügt. Zweiter, Match. DRR nimmt SSTL-Ebene an. Dieser spezielle Puffer erfordert eine externe Schaltung, um einen Pull-up zu ermöglichen. Der Wert ist 30-50 ohm, und das Niveau VTT ist die Hälfte des hohen Niveaus. Dieser Pull-up liefert den Gleichstrom für den Pufferbetrieb, so ist der Strom sehr groß. Darüber hinaus, um Reflexionen zu unterdrücken, Impedanzanpassung der Übertragungsleitung und Anpassung des Serienwiderstands sind ebenfalls erforderlich. Das Ergebnis ist, dass auf dem DDR-Datensignal, Es gibt einen Reihenwiderstand von 10-22 ohm an jedem Ende, und ein Klimmzug ist nahe am Ende der DDR; für das Adresssignal, Ein Reihenwiderstand ist mit dem Sendeende verbunden und ein Klimmzug ist nahe am DDR-Ende. Drittens, Leistungsintegrität. Due to the small level swing of DDR (such as 2.5V für SSTL2 und 1.8V for SSTL1), es erfordert eine hohe Referenzspannungsstabilität, insbesondere Vref und VTT. Die interne analoge phasenverriegelte Schleife wird häufig im Chip verwendet, der die DDR-Uhr bereitstellt.. Die Anforderungen an die Referenzstromversorgung sind sehr hoch; weil VTT großen Strom liefert, Die Impedanz der Stromversorgung muss niedrig genug sein, und die Leistungsleitungsinduktivität ist klein genug; zusätzlich, DDR arbeitet synchron mit vielen Signalen, hohe Geschwindigkeit, Schwere synchrone Schaltgeräusche, vernünftige Stromverteilung und gute Stromversorgung Der Kupplungskreis ist sehr notwendig.

1. CLK hat die gleiche Länge wie X, and the difference between the longest and shortest is no more than 25mils

2. Die Länge der DQS beträgt Y, im Vergleich zu CLK, Y should be in the range of [X-1500,X 1500mils]

3. Die Länge von DM und DATA ist Z, Vergleich mit den DQS jeder Gruppe, Z should be in the interval of [Y-25,Y 25mils]

4. Die Länge von A/C signal (control & command signal) is K, vergleichen mit CLK, K should be in the range of [X-1500,X 2000mils]

5. Impedance control: DQ DQS DM CONTROL COMMAND CLK impedance is 55ohm -15%

1. Wiring grouping
The memory in the ARM system is generally 32-bit or 16-bit, und besteht normalerweise aus einem oder zwei Speicherchips. Die Datenzeilen können in eine Gruppe unterteilt werden, zwei Gruppen oder vier Gruppen.
Die Aufteilung einer Gruppe ist: DATA0-31, DQS0-3, DQM0-3 as a group;
Division of the two groups: DATA0-15, DQS0-1, DQM0-1 als Gruppe, DATA16-31, DQS2-3, DQM2-3 as a group;
The four groups are divided into one group: DATA0-7, DQS0, DQM0 sind eine Gruppe, DATA8-15, DQS1, DQM1 sind eine Gruppe, DATA16-23, DQS2, DQM2 sind eine Gruppe, und DATA23-32, DQS3, DQM3 sind eine Gruppe.
Es ist in mehrere Gruppen unterteilt, die nach der Anzahl der Chips und der Verdrahtungsdichte bestimmt werden kann. Beim Verdrahten, Die Signalleitungen derselben Gruppe müssen auf derselben Ebene liegen.
Der Rest sind Taktsignale, Adresssignale und andere Steuersignale. Diese Signalleitungen sind eine Gruppe. This group of signal lines should be routed on the same layer as much as possible
2. Isometric matching
a. DATA0-31, DQS0-3, DQM0-3 von DDR sind alle mit gleicher Länge abgestimmt, unabhängig davon, ob sie in eine Gruppe unterteilt sind, zwei Gruppen oder vier Gruppen. Der Fehler wird bei 25mil kontrolliert. Es kann länger als die Adresszeile sein, aber nicht kürzer.
b. Das Taktsignal, Adresssignal und andere Steuersignale sind alle gleich lang abgeglichen, und der Fehler wird bei 50mil kontrolliert. Darüber hinaus, wenn es sich um eine DDR-Uhr handelt, Es muss gemäß den Anforderungen der Differenzleitung geführt werden. Die Länge der beiden Taktlinien muss innerhalb von 2 gesteuert werden.5 Millionen Fehler, und die entkoppelte Länge muss minimiert werden. Die Taktleitung kann 20-50 mils länger als die Adresse und andere Signalleitungen sein.
3. Spacing
The control of the spacing should consider the impedance requirement and the density of the trace. Das übliche Abstandsprinzip ist 1W oder 3W. Wenn genügend Platz für die Verkabelung vorhanden ist, Die Datenleitungen können in einem Abstand von 3W geroutet werden, was viel Übersprechen reduzieren kann. Wenn es nicht funktioniert, Mindestens 1W Abstand muss gewährleistet sein. Darüber hinaus, Der Abstand zwischen der Datenleitung und anderen Signalleitungen muss mindestens 3W betragen, und es ist besser, wenn es größer sein kann. Der Abstand zwischen Takt und anderen Signalleitungen sollte mindestens 3W und so groß wie möglich gehalten werden. 1W und 3W Prinzipien können auch für den Wickelabstand angenommen werden, und das 3W-Prinzip sollte zuerst verwendet werden.

Das obige ist die Einführung der DDR2 DDR3 PCB LAYOUT Regeln, Ipcb bietet auch Leiterplattenhersteller and Leiterplattenherstellung Technologie