IC-Substrat - IC Chip Verpackung und Prüfverfahren

IC-Chip-Paket bezieht sich auf den Chip (Die) und verschiedene Arten von Rahmen (L / F) und Kunststoff-Dichtmaterial (EMV), das durch verschiedene Formen des Paketkörpers gebildet wird.

Es gibt viele Arten von IC-Paket, die wie folgt eingestuft werden können:

Nach Verpackungsmaterialien kann es in:

Metallverpackung, Keramikverpackung, Kunststoffverpackung

Metallverpackungen werden hauptsächlich in der militärischen oder Raumfahrttechnik verwendet, keine kommerziellen Produkte;

Keramikverpackung ist besser als Metallverpackung, auch in militärischen Produkten verwendet, eine kleine Menge an kommerziellen Markt;

Kunststoffverpackungen für Verbraucherelektronik, ihre niedrigen Kosten, einfachen Prozess, hohe Zuverlässigkeit und besetzen den überwiegenden Großteil des Marktanteils;

Entsprechend dem Verbindungsmodus mit Leiterplatte kann es unterteilt werden in:

PTH-Verpackung und SMT-Verpackung

PTH-Pin durch Loch

SMT-Surface Mount Technologie. Derzeit werden die meisten IC auf dem Markt für SMT-Typ angenommen.

Je nach Paket-Aussehen kann es in:

SOT, SOIC, TSSOP, QFN, QFP, BGA, CSP, etc.

Zwei Schlüsselfaktoren bestimmen die Form der Verkapselung:

Kapselungseffizienz. Spänebereich/Verpackungsfläche, so nah wie möglich an 1:1;

Pin-Nummer. Je mehr Pins, desto fortschrittlicher, aber die Schwierigkeit des Prozesses erhöht sich auch entsprechend;

Unter ihnen CSP, aufgrund der Verwendung der Flip-Chip-Technologie und des nackten Chip-Pakets, Chipbereich / Paketbereich = 1: 1, was derzeit die fortschrittlichste Technologie ist.

QFN -- Quad Flat bleifreies Paket QFN -- Quad Flat bleifreies Paket

SOIC - Small Outline IC-Paket

TSSOP - dünne kleine schrumpfende Outline-Paket

QFP - Quad Flat Paket

BGA -- Ball Grid Array Paket

CSP - Chipskala Paket Chipskala Paket

Bietet Schaltungsanschluss und Die Fixierung;

Das Hauptmaterial ist Kupfer, das mit Silber und NiPdAu beschichtet wird.

Der L/F-Prozess umfasst Ätz und Stempel;

Leicht zu oxidieren, in einem Stickstoffschrank gelagert, die Luftfeuchtigkeit ist weniger als 40% RH;

Abgesehen von BGA und CSP verwenden andere Pakete Lead Frame, während BGA Substrate verwendet;

zur Realisierung der elektrischen und physikalischen Verbindung zwischen dem Chip und dem externen Leitrahmen;

Goldfaden ist 99,99% hochreines Gold;

Gleichzeitig werden aus Kostengründen Kupferdraht- und Aluminiumdrahtverfahren derzeit eingesetzt. Der Vorteil besteht darin, dass die Kosten reduziert werden und die Prozessschwierigkeit erhöht wird, die Ausbeute reduziert wird;

Der Drahtdurchmesser bestimmt den leitenden Strom; 0.8mil, 1.0mil, 1.3mils, 1.5mils und 2.0mils;

Die Hauptbestandteile der Formverbindung/Epoxidharz sind: Epoxidharz und verschiedene Zusatzstoffe (Härtemittel, Modifikator, Formstreifmittel, Färbmittel, Flammschutzmittel usw.);

Die Hauptfunktionen sind wie folgt: Die Matrize und der Bleirahmen sind im geschmolzenen Zustand verpackt, um physikalischen und elektrischen Schutz zu gewährleisten und externe Störungen zu verhindern;

Lagerbedingungen: 5° unter Null, 24 Stunden unter Normaltemperatur;

Epoxyharzgefülltes Metallpulver (Ag); Es hat drei Funktionen: die Befestigung des Matrizens auf dem Matrizenpad; Wärmeabfuhr, leitfähige Wirkung;

-50 ° unter der Lagerung, vor der Verwendung Rücktemperatur 24 Stunden;

FOL-Front der Linie

FOL-Back Schleifen

Der Wafer aus der Wafer-Fabrik wird auf der Rückseite gemahlen, um die für die Verpackung erforderliche Wafer-Dicke zu reduzieren (8mils ~ 10mils).

Beim Schleifen ist es notwendig, Band auf den Aktivbereich zu legen, um die Schaltung zu schützen und die Rückseite gleichzeitig zu schleifen. Nach dem Schleifen entfernen Sie das Band und messen Sie die Dicke;

FOL-Wafer Säge

Der Wafer wird auf einen blauen Film (Mylar) geklebt, so dass er auch nach dem Öffnen nicht ausfällt;

Schneiden Sie den gesamten Wafer in unabhängige Würfel durch Saw Blade zu erleichtern Die Attach und andere Prozesse hinter.

Reinigen Sie hauptsächlich den Staub, der von Saw produziert wird, reinigen Sie den Wafer;

FOL-2nd Optical Inspection

Der Hauptzweck ist es, das Erscheinen von Wafer unter dem Mikroskop nach Wafer Saw zu überprüfen, ob es Abfälle gibt.

FOL– Die Attach

Chip Picking Prozess:

1. Ejector Pin, der den Chip von Mylar unter dem Wafer aufnimmt, was es leicht macht, sich vom blauen Film abzubrechen;

2. Der Chip wird von oben aufgenommen, um den Transportprozess von Wafer zu L / F abzuschließen;

3. Sammeln Sie den Chip Bond auf dem L / F Pad mit Silberpaste mit einer bestimmten Kraft, und die spezifische Position ist steuerbar;

4, Bond Kopf Auflösung: x-0.2um; Y - 0,5 µm; Z - 1,25 µm;

5. Bond Kopfgeschwindigkeit: 1.3m / s;

FOL Epoxy Cure

175°C, 1 Stunde; N2 Umwelt, um Oxidation zu verhindern:

Die Attach Qualitätsprüfung:

Die Schere

FOL-Drahtverbindung

Hochreine Gold (Au), Kupfer (Cu) oder Aluminium (Al) Drähte werden verwendet, um das Pad und das Blei durch Schweißen zu verbinden. Das Pad ist der externe Anschlusspunkt der Schaltung auf dem Chip und der Lead ist der Anschlusspunkt auf dem Lead Frame.

W/B ist der kritischste Prozess im Verpackungsprozess.

FOL-3. optische Inspektion

EOL - Ende der Linie

EOL– Formgebung

EOL– Lasermarkierung

Laserbeschriftung auf der Vorder- oder Rückseite des Pakets. Der Inhalt umfasst: Produktname, Produktionsdatum, Produktionscharge usw.

EOL - Post Mold Cure

Verwendet zum Härten von Kunststoffen nach dem Formgießen, um die innere IC-Struktur zu schützen und innere Spannung zu beseitigen. Aushärtetemperatur: 175 + / - 5 ° C; Heilzeit: 8 Stunden

EOL– De-flash

Zweck: Der Zweck der de-Flash ist es, überschüssige Formgebung zwischen den Leitungen um den Rohrkörper nach dem Formgebung zu entfernen; Methoden: Mit schwacher Säure einweichen und mit Hochdruckwasser spülen.

EOL-Beschichtung

Mit metallischen und chemischen Methoden wird eine Beschichtung auf die Oberfläche des Leadframe aufgebracht, um die Auswirkungen der äußeren Umgebung (Feuchtigkeit und Wärme) zu verhindern. Und machen die Komponenten auf der Leiterplatte einfach zu schweißen und verbessern die elektrische Leitfähigkeit.

Es gibt im Allgemeinen zwei Arten von Galvanisierung:

Pb-frei: bleifreie Galvanik, Verwendung ist >99.95% des hochreinen Zinns (Zinn), für die aktuelle weit verbreitete Technologie, in Übereinstimmung mit den RoHS-Anforderungen;

Es ist eine Zinn-Blei-Legierung. Zinn macht 85% aus und Blei 15%. Da es nicht RoHS-konform ist, wird es derzeit im Wesentlichen beseitigt.

EOL - Nachglühen Backen

Ziel: Lassen Sie das Produkt nach bleifreier Galvanisierung für einen Zeitraum bei hoher Temperatur backen, um das potenzielle Whisker Growth-Problem der Galvanisierung zu beseitigen; Zustand: 150 + / - 5 - c; 2 Stunden;

Der Prozess des Schneidens des Lead Frames einer Scheibe in einzelne Einheiten (IC); Form: Gestalten Sie das IC-Produkt nach dem Trim, erreichen Sie die vom Prozess erforderliche Form und legen Sie es in das Rohr oder das Tray;

EOL - Endgültige visuelle Inspektion

Überprüfen Sie das Erscheinungsbild des Produkts unter einer Low Power Lupe.

5. Fokus auf potenzielle Abfallprodukte aus EOL-Prozess wie Formfehler, Beschichtungsfehler, Trim/Form-Fehler usw.