IC-Substrat - SRAM- Anforderungen an Wafer -Level Packaging und Chip

IC PCB-Verpackung– Wenn wir über die Zukunft der Wearable-Technologie sprechen, der zukünftige Kurs der Wearable Technologie Innovation ist klar. Es ist laut und klar, dass zum Erfolg, Wearable Elektronik muss klein sein und trotzdem leistungsfähig sein. Dieser Artikel konzentriert sich auf die Anforderungen an Wafer-Level-Chip-Füllstandsverpackungen in SRAM .

Um den Fußabdruck zu reduzieren, und damit Gesamtfläche, Mikrocontroller migrieren alle zweite Generation auf kleinere Prozessknoten. Zur gleichen Zeit, Sie entwickeln sich weiter, um komplexere und leistungsfähigere Operationen durchzuführen. Da Operationen komplexer werden, Es besteht dringender Bedarf, das Caching zu erhöhen. Leider, mit jedem neuen Prozessknoten, adding embedded cache (embedded SRAM) becomes challenging for a number of reasons, einschließlich höherer SER, geringerer Ertrag, und höherer Stromverbrauch. Kunden haben auch kundenspezifische SRAM-Anforderungen. Für MCU-Hersteller, die alle möglichen Cachegrößen bereitstellen, müssten sie über ein Produktportfolio verfügen, das zu groß ist, um es zu verwalten. Dies hat dazu geführt, dass der eingebettete SRAM auf dem Controller-Kern begrenzt und über einen externen SRAM zwischengespeichert werden muss..

Allerdings, da externe SRAM eine große Menge an Leiterplatte Raum, Der Einsatz externer SRAM steht vor der Herausforderung der Miniaturisierung. Aufgrund seiner Sechs-Transistor-Architektur, Verringerung der Größe des externen SRAM durch Portieren des externen SRAM auf einen kleineren Prozessknoten führt zu denselben Problemen, die das miniaturisierte eingebettete SRAM geplagt haben.

Damit kommen wir zur nächsten Alternative zu diesem uralten Problem: Reduzierung des Verhältnisses von Chipverpackung zu Chipgröße im externen SRAM. Typischerweise, packaged SRAM chips are many times the size of the bare chip (up to 10 times). Eine gängige Lösung für dieses Problem besteht darin, überhaupt keine gekapselten SRAM-Chips zu verwenden.. It makes sense to take an SRAM chip (1/10 size) and then package it with an MCU chip using complex multi-chip packaging (MCP) or 3D packaging technology (also known as SIP system-level packaging). Aber dieser Ansatz erfordert erhebliche Investitionen und ist nur für die größten Hersteller machbar. Aus gestalterischer Sicht, Dies reduziert auch die Flexibilität, da Komponenten in SIP nicht einfach ausgetauscht werden können. Zum Beispiel, wenn die neue Technologie SRAM verfügbar ist, Wir können den SRAM-Chip nicht einfach in SIP ersetzen. Um einen der blanken Chips in der Verpackung zu ersetzen, Der gesamte SIP muss erneut authentifiziert werden. Requalifikation erfordert Reinvestition und mehr Zeit.

Gibt es also eine Möglichkeit, Platz auf der Platine zu sparen und gleichzeitig den SRAM von der MCU auszuschließen, ohne den MCP in Schwierigkeiten zu bringen? Zurück zum Kern-Chip-Größenverhältnis, wir sehen Raum für deutliche Verbesserungen. Warum überprüfen Sie nicht, ob es ein Paket gibt, das fest an die Form passt? Mit anderen Worten, wenn Sie nicht auspacken können, Bitte verkleinern Sie die Größenskala.

Currently the most advanced approach is to reduce the size of the chip package by using WLCSP (wafer level chip level package). WLCSP bezieht sich auf die Technologie, einzelne Einheiten von einem Wafer in kleine Stücke zu schneiden und dann in einem Paket zusammenzubauen. Das Gerät ist im Wesentlichen ein blanker Chip mit einem erhöhten Punkt- oder sphärischen Array-Muster, der keine Klebelinien oder Zwischenschichtverbindungen erfordert. Je nach Spezifikation, Die Fläche eines Chip-Level Packages ist bis zu 20% größer als die des Chips. The process has now reached an innovative level where manufacturing plants can produce CSP components without increasing the chip area (with only a slight increase in thickness to fit the bump/sphere).

Zahlen. Wafer - on - chip packaging (WLCSP) provides the most advanced method for reducing the size of the packaged bare - chip. Das hier gezeigte WLCSP wurde von DECA Technologies entwickelt und vergrößert nicht die Fläche der Chips, aus denen es besteht. (Credit: DECA Technologies/ Cypress Semiconductor)

CSP has some advantages over uncoated film. CSP-Geräte sind einfacher zu testen, Handle, montieren, und umschreiben. Sie haben auch verbesserte Wärmeleitfähigkeit Eigenschaften. Wenn der Kern auf neuere Prozessknoten übertragen wird, Es ist möglich, den Kern zu reduzieren und gleichzeitig die CSP-Größe zu standardisieren. Dadurch wird sichergestellt, dass CSP-Komponenten ohne Komplikationen beim Werkzeugwechsel durch eine neue Generation von CSP-Komponenten ersetzt werden können..

Offensichtlich, Diese Platzeinsparungen sind wichtig für die Nachfrage nach Wearables und tragbarer Elektronik. Zum Beispiel, der 48-Ball BGA verwendet in der IC-Speicher in many wearable devices today has a size of 8mmx6mmx1mm (48mm3). Im Vergleich, der gleiche Teil eines CSP-Pakets Maßnahmen 3.7mmx3.8mmx0.5mm (7mm3). Mit anderen Worten, Sie können die Lautstärke um 85%reduzieren. Diese Einsparungen können genutzt werden, um PCB Fläche und Dicke für tragbare Geräte. Als Ergebnis, the demand for WLCSP based devices from wearables and Internet of Things (IoT) manufacturers is not limited to SRAM, aber es gibt eine neue Nachfrage.