IC-Substrat - Einführung in die Wafer Level Packaging Technology

Die Technik, einzelne Einheiten aus Wafern zu schneiden und dann zu verpacken, ist seit Jahrzehnten die Norm für das Verpacken von Halbleiter-integrierten Schaltungen. Aufgrund der hohen Herstellungskosten und der zunehmenden HF-Komponente heutiger Module wird dieser Ansatz derzeit von großen Halbleiterherstellern nicht übernommen. Das Aufkommen von Wafer-Level Packaging (WLP) hat daher zu einem Paradigmenwechsel bei der Entwicklung von Low-Cost Packaging geführt. WLP ist eine Verpackungstechnologie auf Waferebene vor dem Schneiden von Waferverpackungsgeräten.

Mittels Standardwerkzeugen und -verfahren fungiert WLP als Erweiterung des Waferherstellungsprozesses. Schließlich wird das hergestellte WLP DIE ein metallisiertes Pad auf der Oberfläche des Chips und einen Lötpunkt auf jedem Pad vor dem Schneiden des Wafers haben. Dies wiederum macht WLP kompatibel mit traditionellen PCB-Montageprozessen und ermöglicht Gerätetests am Wafer selbst. Dadurch ist es ein relativ kostengünstiger und effizienter Prozess, insbesondere wenn die Wafergröße zunimmt und der Chip DIE schrumpft. Die Größe der Wafer hat in den letzten Jahrzehnten zugenommen, von 4,6,8 Zoll Durchmesser zu 12 Zoll. Dies führt zu einer Zunahme der DIEs pro Wafer, was die Herstellungskosten senkt. In Bezug auf die elektrische Leistung ist WLP anderen Verpackungstechnologien überlegen, in dem Sinne, dass, sobald ein WLP-Gerät in ein dichtes HF-Modul integriert ist, dies zu einer signifikanten Reduzierung der EM-parasitären Kopplung führt, da die Verbindung zwischen dem Gerät und der Leiterplatte relativ kurz ist, im Gegensatz zu der drahtgebundenen Verbindung, die in einigen Arten von CSP-Technologien verwendet wird.

WLP Chip Flip-Chip Technologie

Die Flip-Chip-Technologie, auch bekannt als Controlled Collapse Chip Connection (C4), ist eine von mehreren Chip-Assembly-Technologien, die IBM in den 1960er Jahren entwickelt hat. Obwohl die drahtgebundene Verpackungstechnologie flexibler in Bezug auf die freie induktive Fähigkeit zum Labordebuggen ist, nachdem die Hardware gebaut wurde, und auch eine gute Wärmeleitfähigkeit bietet, sorgt die Verwendung von Lötausbrüchen in der Flip-Chip-Verpackungstechnologie dafür, dass die elektrische Verbindung zwischen dem Paketsubstrat und dem Chip relative Größenreduzierung, reduzierte Latenz bietet. und bessere Isolation in Bezug auf seine Ein- und Ausgangspins. Abbildung 1 zeigt die Grundstruktur des Chips DIE auf dem Substrat, wobei eine Lötkugel oben an der Cu-Säule auf der Chipoberfläche wächst. Die Lötstelle wird normalerweise mit einer Füllstoffformmasse verkapselt, um die Lötstelle mechanisch zu unterstützen.

WLP Chip Level Paket

Chip Scale Packaging (CSP) ist eine der am häufigsten verwendeten Verpackungsmethoden in der Mikroelektronik und Halbleiterindustrie. Während Mikrochip-Herstellern bereits mehrere Arten von CSP-Technologien zur Verfügung stehen, entstehen weiterhin neue Typen, um die Nachfrage nach Produkten zu decken, die neue Funktionen und neue anwendungsspezifische Produkte unterstützen. Diese Verpackungsanforderungen können je nach erforderlicher Zuverlässigkeit, Kosten, zusätzlichen Funktionen und Gesamtgröße variieren. Wie der Name schon sagt, entspricht die Packungsgröße des CSP in etwa der Chip-DIE-Größe, was einer seiner Hauptvorteile ist. Durch die Einführung des WLP-Herstellungsverfahrens wird CSP ständig weiterentwickelt, um ein möglichst geringes Paket-Werkzeug-Größenverhältnis zu erreichen. Wie in Abbildung 2 gezeigt, ermöglicht der Ball Grid Array (BGA) Stil von CSP im Paket mehrere Verbindungen und vereinfacht gleichzeitig die Leiterplattenverkabelung, erhöht den Leiterplattenmontage-Durchsatz und senkt die Herstellungskosten.

Andere Verkapselungstechnologien

Es gibt mehrere andere Formen der integrierten IC-Verpackung, die eine nahtlose Integration in anwendungsspezifische Modulpakete ermöglichen. Quad Flat Package (QFP) ist eine der frühesten oberflächenmontierten IC-Gehäusetechnologien, bei denen die Struktur des Gehäuses aus vier Seiten mit erweiterten Verbindungsleitungen besteht, wie in Abbildung 3(a) gezeigt. Die angehobenen Leitungen werden mit dem Gehäuserahmen verbunden, um einen Metall-Isolator-Metall (MIM) Kondensator zwischen den Leitungen und dem Chip DIE Metall zu bilden, der als passendes Element verwendet werden kann. Diese Technik eignet sich für millimetergroße ICs, bei denen die Anzahl der Peripherie-Pins im Gehäuse mehr als 100-Pins erreichen kann. Es gibt mehrere Derivate dieser Art von Verkapselung, abhängig vom verwendeten Material, wie Keramik Quad Flat Pack, dünne Quad Flat Pack, Kunststoff Quad Flat Pack, Kunststoff Quad Flat Pack) und Metall Quad Flat Pack (MQFP). Die QFN, Quad Flat No Lead, dargestellt in Abb. 3(b) ist eine von mehreren Aufputzverpackungstechnologien, die aus einem flachen Kupfer-Bleirahmen und einer Kunststoffverpackung bestehen, die als Wärmeübertragungsplatte für den Heizkörper verwendet wird. Drahtbonden kann auch für Verbindungen verwendet werden, und da Bondleitungen nicht nur Leiter, sondern auch Induktoren sind, beeinflussen sie im Allgemeinen die Leistung von Geräten unter dieser Verkapselungstechnik, es sei denn, es wird als Teil des Gesamtdesigns betrachtet. Obwohl der QFN eine Verbindung ist, die aus vier Seiten besteht, sind auch die bi-plane unled leads (DFN) erschienen und bilden beide Seiten der Verbindungsebene leads.