精密PCB製造、高頻PCB、高速PCB、標準PCB、多層PCB和PCB組裝。
N年的寶貴經驗告訴我們，當遇到通過存根時，最好的方法是將表層的設備路由到下層，將底層的設備路由到上層，這樣存根就可以最小化。 然而，是否存在這樣一種情况，即無論你走到哪一層，你都會覺得樹樁不能降得很低？
嗯，確實有這樣的手術，我們實際上看到了很多。 在更理想的設備佈局中，我們喜歡將高速訊號收發器晶片放在同一側，表面或底部。 原因很簡單。 在這種情況下，當我們從表層上的引脚沖孔到內層時，只要我們到達下層（設備放置在表層上，如果放置在底層，則相反），囙此兩個通孔是相對較短的通孔存根，這有助於提高訊號傳輸質量。 不要總是提到反鑽。 它可以確保質量，節省成本和簡單快速的處理流程。 我相信沒有人會拒絕，對嗎？
然而, 一些高速訊號不能將兩個設備都放在前端, 似乎我們沒有注意這些高速線路. 你認為只要我們想先確保他們的傳播, 我們必須先輕鬆地把它們放在表面上, 正當? 有些事情甚至連小妾都不能保證, 更不用說 PCB工程師? 例如, 其中一個設備是一個引脚，兩側都有高速佈線
事實上，有這樣的設備，它們被廣泛使用。 其中之一是我們今天的主角，金手指。 在我們的許多PCIE子卡設計中都會遇到這種情況。 其封裝為雙面焊盤結構。 我們最近接觸了很多這樣的PCIE訊號，它們主要用於人工智慧領域，現在非常流行。
突出顯示的TX連結（如何劃分TX或RX？看看電容器）位於底層，我們的主晶片位於表層，囙此我們的內部佈線似乎無法到達哪一層。 當放置在同一側時，無論是放置在上層還是下層，都會有一個具有長存根的過孔。 此時，我可以想像PCB工程師的心情和下圖中的情况一樣衝突。。。
在完成前面的鋪墊之後，讓我們來談談本文想要描述的案例。 該訊號使用PCIE3.0協定（8Gbps），板厚為2.0mm。 在第一版中，為了節省成本，客戶問我們是否可以不用回鑽，然後我們的高速先生沒有每次都叫客戶回鑽。 通孔的存根約為60mil，這對於8Gbps訊號仍然可以接受。 客戶也抱著懷疑的心態投了董事會的票，但幸運的是，沒過多久。 回到主機板後，客戶進行了PCIE測試（將子卡插入底座進行測試），結果發現一切正常，傳輸沒有問題。
一切都好了之後, 客戶後來又啟動了第二個版本, 其他線路也有一些變化, 示意圖的PCIE部分沒有更改. 我們認為PCIE直接拷貝可以, 但是因為較低的軌跡需要讓位給較高速度的訊號, 根據以前的版本，不可能繼續跟踪底層. 此時, 這個 PCB設計師 我想無論如何都會有一個長的via存根, 影響應該是一樣的, 所以他們把軌跡放在與下層對稱的上層, so the second version of the link became like this ( Since the difference between the two will be compared later, it will be more convincing for us to compare the same link with different wiring layers).
這就是我剛才說的，無論是上升還是下降，都會有一個漫長的過程。 事實上，乍一看，感覺是一樣的，因為仍然有一個長的和短的通過存根。 真的是這樣嗎？
讓我們通過模擬比較這兩種情况，它們的傳輸損耗有一個非常令人驚訝的結論，即它實際上是相同的。 如下圖所示：經過高速紳士們一次又一次的確認。 確保有兩條完全相同的曲線。 紅色曲線被綠色覆蓋。。。
仔細想想，情况也是如此。 對於這個線性時不變系統。 事實上，它們應該是一樣的。 該理論不想解釋太多。 如果你對這類術語感興趣，你可以蒐索它。 簡單地說，從最終接收的角度來看，第一次是相同的，然後當存根相同時，不考慮長存根和短存根的順序。 當能量通過振盪傳輸到接收端時，能量相同。 所以，這種情況似乎與你是從下到上還是從下到下無關？
很多時候，當你得出你認為正確的結論時，你往往需要承受許多人的打擊。 例如，一比特同事建議給他們一個收發器模型，看看眼圖是否相同？ 好的，這個想法很好，因為對很多人來說，S參數遠不如時域波形或眼圖直觀，所以在我們添加收發器模型進行模擬後，我們立即推翻了這個結論。。。
PCB製造商 會突然發現原來的差距會這麼大, 眼睛的高度實際上超過50毫伏. 兩者似乎都有很好的波形, 但在PCIE連結中, 這只是女兒卡的一部分. 插入基板後, 接收裕度必須非常小, 所以這已經是一個很大的差距了.
在驚訝之後，我們回顧了這兩個環節的退貨損失，最後發現了差异。
從收益損失的角度來看，版本一的結果確實會優於版本二。 這就是眼圖不同的原因。 囙此，對於這種始終存在過孔存根的情况，我們的路由層的選擇實際上會產生很大的影響，我們不能再根據傳統依賴於下層或上層。 此時，必須對具體問題進行詳細分析。
