PCB科技 - 小間距QFN封裝PCB設計中的串擾抑制分析

一、引言

隨著高速高密度電路設計的發展趨勢, QFN包已應用於0.5mm間距或更小間距. 網絡扇出區的串擾問題 印刷電路板軌跡 隨著傳輸速率的新增，小間距QFN封裝器件的引入變得越來越突出. 用於8Gbps及以上的高速應用, 應注意避免此類問題，並為高速數位傳輸連結提供更多餘量. 本文分析了小間距QFN封裝引入的串擾抑制方法 印刷電路板設計, 並為此類設計提供了參攷.

2、問題分析

在裡面 印刷電路板設計, QFN封裝器件通常使用微帶線從頂層或底層扇出. 對於小間距QFN包, 有必要注意微帶線之間的距離和扇出區域中平行旅行線的長度.

差分線的線寬/線間距為：8/10，線距參攷層7密耳，板為FR4。

從模擬結果可以看出，即使在短平行線的情况下，差分埠D1到D2的近端串擾在5GHz時超過-40dB，在10GHz時超過32dB，在15GHz時遠端串擾達到-40dB。 對於10Gbps及以上的應用，這裡的串擾需要優化，以將串擾控制在-40dB以下。

優化方案分析

對於印刷電路板設計，更直接的優化方法是使用緊密耦合的差分軌跡，新增差分對之間的軌跡間距，並减少差分對之間的平行移動距離。

從優化的模擬結果可以看出，在0～20G的頻率範圍內，使用緊密耦合和新增差分對之間的間距可以將差分對之間的近端串擾减少4.8～6.95dB。 在5G～20G的頻率範圍內，遠端串擾降低約1.7～5.9dB。

除了新增差分對之間的間距和减少佈線時的並行距離外，我們還可以調整差分線佈線層和參攷平面之間的距離以抑制串擾。 越靠近參攷層，越能抑制串擾。 基於緊耦合佈線方法，我們將頂層與其參攷層之間的距離從7密耳調整為4密耳。

值得注意的是，當我們調整軌跡與基準面之間的距離時，差分線的阻抗也會發生變化，需要調整差分軌跡以滿足目標阻抗要求。 當晶片的SMT焊盤與基準面之間的距離變小時，阻抗也會變低。 有必要挖空SMT焊盤的基準面，以優化SMT焊盤的阻抗。 空心的具體尺寸需要根據堆疊情况通過類比確定。

從模擬結果可以看出，在調整軌跡和基準面之間的距離後，使用緊密耦合和新增差分對之間的間距可以在0～20G的頻率範圍內將差分對之間的近端串擾减少8.8～12.3。 dB。 在0～20G範圍內，遠端串擾降低了2.8～9.3dB。

第四，結論

通過類比優化, 我們可以减少上的小間距QFN封裝引起的近端差分串擾 印刷電路板 8～12dB, 遠端串擾為3～9dB, 為高速資料傳輸通道提供更多餘量. 在公式化時，可以綜合考慮本文中涉及的串擾抑制方法 印刷電路板 佈線規則和堆疊, 並避免了在早期階段由小間距QFN封裝引起的串擾風險 印刷電路板設計.