PCB部落格 - 基於Cadence的高速PCB板設計

1. The introduction
The corresponding高速 印刷電路板板 應用越來越廣泛, 設計越來越複雜. 隨著通信需求的新增, 訊號傳輸和處理的速度越來越快. 高速電路有兩層含義：第一, 頻率很高. 一般認為數位電路的頻率達到或超過45MHz至50MHz, 在這個頻率下工作的電路占了整個系統的3分之一, 所以它被稱為高速 環行. 此外, 考慮訊號的上升和下降時間, 當訊號上升時間小於訊號傳輸延遲的6倍時, 該訊號被視為高速 訊號, 這與訊號的特定頻率無關.

2. 基本內容高速 PCB板design
High-speed circuit design in the modern circuit design of the proportion is more and more large, 設計越來越困難, 其解決方案不僅需要高速 設備, 但也需要設計師的智慧和細緻的工作, 必須認真研究分析具體情況, 解决現有問題高速 電路問題. 一般來說, 設計主要包括3個方面：信號完整性設計, 電磁相容性設計, 電源完整性設計.

2.1 Signal 在裡面tegrity design

Signal integrity refers to the quality of the signal on the signal line. 具有良好信號完整性的訊號意味著其具有必要的電壓水准值，以在需要時實現. 信號完整性差不是由任何一個因素引起的, 但在董事會層面的設計中綜合考慮了多種因素. 特別是在高速電路中, 所用晶片的切換速度太快, 端子組件佈置不合理, 電路的互連不合理等會導致信號完整性問題. 主要包括串擾, 反射, 過沖和下降, 振盪, 訊號延遲, 等.

2.1.1 Crosstalk (crosstalk)
Crosstalk is the unnecessary coupling between two adjacent signal lines. 訊號線之間的互感和容差會引起線路上的雜訊. 因此, 它分為電感串擾和電容串擾, 分別產生耦合電流和耦合電壓. 當訊號的邊緣速率低於1ns時，應考慮串擾. 如果有交流訊號電流通過訊號線, 它會產生交變磁場, 磁場中的相鄰訊號線將感應訊號電壓. 通用的參數 PCB板 層, 訊號線之間的距離, 驅動端和接收端的電力特性, 而訊號線的連接管道都對串擾有一定的影響. 在Cadence訊號類比工具中, 串擾後可同時類比6條耦合訊號線. 可以設定的掃描參數為：介電常數 PCB板, 介質厚度, 浸沒銅的厚度, 訊號線的長度和寬度, 訊號線間距. 在類比中, 有必要指定損壞的訊號線, 那就是, 調查另一條訊號線對此線的干擾, 並將勵磁設定為恒定高或恒定低, 囙此，可以量測其他訊號線對該訊號線的感應電壓之和, 使間距和平行長度滿足要求.

2.1.2 Reflex (reflection)
Reflection is the echo of a signal along a transmission line, 正如我們所知，當光通過不連續介質時，其部分能量被反射回來. 在這一點上, 訊號功率並非全部傳輸到負載, 有些是反射回來的. 在一個高速 PCB, 導線必須與輸電線路等效. 根據傳輸線理論, 如果電源和負載具有相同的阻抗, 反射不會發生. 兩者之間的阻抗不匹配會導致反射, 負載將部分電壓反射回電源. 反射電壓可能為正或負, 取決於負載阻抗和源阻抗之間關係的大小. 如果反射訊號强並疊加在原始訊號上, 它可能會更改邏輯狀態, 導致接收數據錯誤. 如果時鐘訊號可能導致時鐘沿單調, 然後觸發錯誤的觸發器. 一般佈線幾何形狀, 導線端接錯誤, 通過連接器傳輸, 功率平面中的不連續性都會引起這種反射. 此外, 通常有多個接收器的輸出, 然後，不同佈線策略產生的反射對每個接收器都有不同的影響, 囙此，佈線策略也是一個不容忽視的因素.

2.1.3 Overshoot and undershoot

Overshoot is a signal jump caused by too fast circuit switching and the reflection mentioned above, 那就是, 訊號峰值超過設定電壓的峰值或穀值. 下沉氣流是下一個波谷或波峰. 過沖會導致保護二極體工作, 導致過早失敗, 設備嚴重損壞. 過多的下行會導致虛假的時鐘或數據錯誤, 可以通過添加適當的端點來减少或消除.

2.1.4 Oscillations and Pawnchess
The phenomenon of oscillation is the repeated occurrence of overshot and downshot, 訊號振盪和周圍振盪是由接收端和傳輸線之間的阻抗失配引起的，而源端是由線路上的電感和電容過大引起的, 通常發生在邏輯電平閾值附近, 多次跨過邏輯電平閾值將導致邏輯功能障礙. 振盪和周向振盪是由反射等多種因素引起的, 通過適當終止或改變PCB參數，可以减少振盪, 但不能完全消除. 在Cadence的訊號模擬軟件中, 上述信號完整性問題是在反射參數中量測的. 在IBIS模型中，驅動設備和接收存儲庫, 我們只需要設定不同的傳輸線阻抗參數, 反對, 訊號傳輸速率或帶狀線和微帶線, 可以使用模擬工具訊號波形和相應數據直接計算, 這樣就可以找到匹配的傳輸線阻抗值, 反對, 訊號傳輸速率, 在相應的 PCB板 軟件快板, the width of the corresponding signal line in each layer can be obtained according to the corresponding transmission line impedance value and signal transmission rate (the order and parameters of lamination need to be set in advance). 有很多方法可以選擇電阻匹配, 包括源端到端和並行端到端, 等. 在佈線策略上也可以選擇不同的管道：菊花, 藝員, 風俗, 每種方法都有其優缺點, 根據不同的電路模擬結果確定具體的選擇.

2.1.5 Signal Delay
The circuit can only receive data in accordance with the specified time sequence, 訊號延遲過長可能會導致時序和功能混淆, 在低速系統中不會出現問題, 但訊號邊緣速率新增, 時鐘頻率新增, 設備之間的傳輸時間和同步時間將縮短. 驅動器超載和長接線會導致延遲. 所有閘門延遲必須在越來越短的時間預算內得到滿足, 包括設定時間, 保持時間, 線路延遲和偏轉. 因為傳輸線上的等效電容和電感會延遲訊號的數位切換, 與反射引起的振盪繞組耦合, 數據訊號不能滿足接收設備正確接收所需的時間, 導致接收錯誤. 在Cadence訊號模擬軟件中, 訊號延遲也在反射子參數中量測, 沉降試驗, Switchdelay和Propdelay. 前兩個參數與IBIS模型庫中的測試負載有關. 這兩個參數可由駕駛員和接收器設備的用戶手動參數確定. 它們可以與類比的沉降延遲和切換延遲進行比較. 如果在慢速模式下獲得的開關延遲值均小於計算值, 在快速模式下獲得的開關延遲值均大於計算值, 然後可以得到我們真正需要的兩個設備之間的延遲範圍. 在放置特定設備期間, 如果設備不在適當位置, 相應延遲錶的部分將顯示紅色, 正確調整位置後，其將變為藍色, 表明設備之間的延遲已滿足指定的延遲範圍.

2.2 Design for Electro Magnetic Compatibility
Electromagnetic compatibility includes electromagnetic interference and electromagnetic tolerance, 那就是, 過度電磁輻射和對電磁輻射的敏感性. 電磁干擾有兩種：傳導干擾和輻射干擾. 傳導干擾是指訊號通過電流形式的導電介質從一個電網傳導到另一個電網. In PCB板, 主要表現為接地雜訊和電源雜訊. 輻射干擾是指訊號以電磁波的形式輻射出去，影響另一個電網. 在設計中高速 PCB板 和系統, 高頻訊號線, 晶片引脚, 連接器等可能成為具有天線特性的輻射干擾源. 根據電磁相容設計的重要性, 它可以分為四個級別：設備級和PCB級設計, 接地系統設計, 遮罩系統設計和濾波設計. 其中, 前兩個很重要, 設備和 PCB板 電平設計主要包括有源器件的選擇, 電路板堆疊, 佈局和接線, 等. 接地系統的設計主要包括接地管道, 接地阻抗控制, 接地回路和遮罩層接地. 在Cadence模擬工具中, 電磁干擾的類比參數可以在X, Y, 距離的Z方向, 頻率範圍, 設計餘量, 符合標準, 等. 此類比屬於後類比, 主要檢查是否滿足設計要求, 因此, 在前期工作中, 我們還需要根據電磁干擾理論進行設計, 通常的做法是控制應用於設計每個環節的電磁干擾設計規則, 實現各環節的規則驅動和控制.

2.3 Power integrity design
In高速 電路, 電源和接地完整性也是一個非常重要的因素, 因為電源完整性和信號完整性密切相關. 在大多數情况下, 訊號失真的主要原因是供電系統. 例如：地面反彈譟音過大, 解耦電容器的設計不合適, 多電源或接地層分割不好, 地層設計不合理, 電流分佈不均會帶來電源完整性問題, 導致訊號失真，影響訊號的完整性. 解决這個問題的主要思路是確定配電系統, 將大尺寸電路板分成幾個小尺寸電路板, 根據地面反彈雜訊確定去耦電容, 從整體上考慮 PCB板. 當電路中有大電流流過時, 如大量晶片輸出同時打開, 來自平板電源的晶片中會有較大的瞬態電流, 晶片封裝以及功率平面的電阻和電感將導致電源雜訊, 它不會在實際接地層中產生電壓波動和變化, 譟音會影響動作的其他部分. 在設計中, 降低負載電容, 新增負載電阻, 同時减少接地電感和開關數量可以降低接地彈性. 由於地電平面分割, 例如, 地層分為數位地面, 類比接地, 遮罩接地, 等., 當數位信號到達類比地線區域時, 將產生地平面回流雜訊. 同時, 取決於所選設備, 電源層可分為幾個不同的電壓層, 囙此，需要特別注意接地咬合和回流雜訊. 配電系統和去耦電容器的選擇在電源完整性設計中非常重要. 通常地, keep the impedance between the power supply system (power supply and ground plane) as low as possible. 我們可以通過指定的電壓和電流變化範圍來確定想要實現的目標阻抗, 然後調整電路中的相關因素，使供電系統各部分的阻抗與目標阻抗一致. 對於去耦電容器, 有必要考慮電容器的寄生參數, 定量計算去耦電容器的數量和每個電容器的電容以及具體位置, 盡可能不要超過一個電容器, 不少於一個. 在Cadence模擬工具中, 接地反彈稱為同時開關雜訊. 在類比中, 寄生電感, 電源和寄生電感之間的電容和電阻, 考慮了器件封裝的電容和電阻, 結果更符合實際情況. 此外, 根據系統使用的電路類型和工作頻率, 設定所需參數後, 可以計算出合適的電容大小和放置位置, 可以設計一個低阻抗的接地回路來解决 PCB板.