PCB新聞 - PCB電源去耦設計指南

當工程師設計 印刷電路板 配電系統, 這個y first divide 這個 entire design 在裡面to four parts： power supply (battery, converter or rectifier), 印刷電路板, 電路板去耦電容器和晶片去耦電容器. 本文將主要關注 印刷電路板 和晶片去耦電容器. 電路板去耦電容器通常非常大, 約10mF或更高, 主要用於特定場合.

設計去耦電容器包括兩個步驟。 首先，根據電量計算電容值，然後將電容器放置在印刷電路板上。 準確地說，電容器離數位晶片有多遠？ 但人們往往忽視了印刷電路板本身是解耦設計的一部分。 本文將討論電路板適合去耦設計的位置。

解耦要求

基本上，電源通過導線向數位晶片提供能量。 該電源可能離晶片“很遠”。 電源線通常為5英寸長的16 AWG導線和4英寸長的20密耳導線。 這些導線具有電阻、電容和感應，所有這些都會影響能量的傳輸。 電感與導線長度成正比，是大多數品質問題的原因。

佈線需要仔細考慮，因為它决定了總電感和電流流過的環路。 該環路可能會輻射電磁干擾（EMI）。

在晶片旁邊放置一個小電源（例如電容器）可以最小化從電容器到晶片Vcc引脚的軌跡長度，從而减少環路面積。 這可以最大限度地减少由導線電感引起的電壓降。 隨著環路的减少，電磁干擾也减少了。

將數位晶片U1直接連接到電源意味著可能需要幾英寸的佈線。 具有寄生電感L2和R2的電容器C1可以插入到距離晶片較近的電路中，距離小於1英寸（圖1）。 L3是C1和U1之間的導線電感。 L1和R1是從電源到電容器的導線的寄生參數。

通過這種管道，可以將軌跡長度减少到mil水准，並且可以將導線阻抗减少到可以應用的程度。 C2在這裡非常重要，它决定了電源必須提供多少電流。 C2表示U1的內部負載和U1必須驅動的外部負載。 S1關閉時，這些負載連接到電源，並立即需要電流。

電感是電源和開關之間阻抗的主要來源。 例如，對於10mil寬的軌跡，電阻、電容和電感分別約為0.02Ω/在裡面、2 pF/in和20nH/in。 這些是印刷電路板板上使用的跡線（微帶和帶狀線）和導線的典型數據。 當頻率大約高於100 kHz時，感應電抗jÎl為主阻抗。

囙此，新增C1有兩個效果。 一是它將减少開關期間電源和晶片之間的引導電感。 這將保護V1（即Vcc到U1）不低於正確電路操作所需的電壓。 此外，它可以减少高頻電流流動的回路面積和相應的電磁干擾。

囙此，電容器保持V1，但保持V1需要多高？ 這個問題主要集中在設備的雜訊裕度上，例如最小電壓雜訊裕度VNmmin，該雜訊裕度可以存在並且仍然允許正確的電路操作。 （這有點難以計算，因為實際值取決於電晶體的雜訊裕度，該雜訊裕度與電源電壓近似成比例。） 根據圖1，正確操作意味著需要滿足以下條件：

VNmmin–VPS？ VZmax（1）

在這個圖中，VZmax完全落在L3上。

當前I也需要考慮。 簡單地說，這是數位輸入所需的電流，設計工程師必須確保其供應。 由於它是所需的最大電流Imax，電源和開關之間的最大阻抗Zmax將不大於：

|Zmax（VZmax/Imax）（2）

從電源到晶片的佈線是一條5英寸長的16 AWG導線和一條4英寸長、20密耳寬的軌跡，這將提供100nH電感。 在某些頻率f下，感應電抗將大於可容忍的Zmax。 該頻率將通過變換電感器的阻抗方程獲得：

fmax=|Zmax |/2ÏÌL（3）

高於該頻率，C1無法提供足够的電壓以滿足設備所需的雜訊容限，並且無法成功傳輸資訊。

去耦電容器為印刷電路板板上的晶片提供“高頻”電流，而電源提供“低頻”電流。 為了確定電容器的尺寸，首先收集計算fmax所需的資訊。 在fmax頻率下，電源提供的“低頻”電流開始减少。 同時，還需要U1負載所需的電流、成功操作這些設備的電壓以及轉換時間。

為了獲得這些值，需要考慮電容器的寄生分量。 在轉換發生後的短時間內，U1的主要電源是去耦電容器及其寄生元件等效串聯電阻（ESR）和等效串聯電感（ESL）。 ESL包括兩部分：導線電感和電容電感。 前者是設計工程師試圖最小化的，而後者必須被容忍。

為了確定去耦電容器的大小，首先確定數位N和U1必須驅動的電容性負載。 這個數位和下一個晶片的電容輸入以及電壓隨時間的變化决定了所需的最大電流。 電流可以通過熟悉的公式I=C*（dV/dt）確定，如下所示：

這是0V到VPS過渡期間電壓變化最嚴重的一次。 請注意，在設計混合電壓部分時，請使用正確的電壓，例如3.3V/5V。

它是邏輯器件U1脈衝轉換的上升時間。 有許多方法可以計算上升時間，囙此使用最壞情况下的上升時間或最快的上升時間。 現在，負載下拉的電流必須來自去耦電容器，囙此使用以下公式計算電容器值：

C=I/（dV/dt）（5）

雖然我們現在已經確定了去耦電容器的值，但設計尚未完成。

電容器佈局

接下來，設計工程師必須確定在印刷電路板上放置電容器的位置。 它需要放置在可以最小化晶片之間軌跡的電容和電感的地方。 電感也需要在沒有軌跡長度的情况下最小化。 在印刷電路板上放置電容器時，最小化電感而不是最小化軌跡長度將允許更大的設計自由度。 首先，設計工程師需要確定最大可用軌跡長度，以保持最大設計自由度。

過程如下：設計工程師需要一個從fmax（等式3）工作到某個最大頻率的電容器。 確定該上限頻率需要瞭解理想的數位波形輸出以及在一定程度上保持該形狀的必要性。 這是信號完整性設計的一小部分。

理想的數位電路將矩形脈衝傳輸到下一個電路。 事實上，無法實現矩形脈衝，但可以實現梯形脈衝。 檢查梯形脈衝的傅立葉序列，發現梯形脈衝由基頻和所有諧波組成。 當然，把所有的東西加在一起，就可以實現原來的梯形脈衝。

但是，如果所有諧波不加在一起呢？ 如果只加上前5或10次諧波會怎麼樣？ 是否有足够的諧波產生梯形脈衝，使輸入電路無法輕鬆檢測到變化？ 事實證明，在大多數情况下，僅添加前10個諧波就可以使恢復的波形欺騙大多數電路，這意味著大多數電路不會注意到變化。 這决定了設計去耦電容器時需要處理的最高頻率。 另一種建議的方法是使用f=1/tr來確定最高頻率，其中tr是脈衝上升時間。 在此頻率下，諧波能量非常小，並以40dB/10的速度衰减。

現在可以確定最壞情况下電源電壓的可容忍變化，並開始設計。 對於CMOS，該數位是雜訊預載VOH-VIH（從資料表中檢查這些值）。 最壞的情况是：

V=VCC（標稱）-（VOH+10%*VCC）（6）

10%是電源的下降係數。

使用等式6和電感器電流和電壓，確定最大允許電感L：

L=V/（dI/dt）（7）

其中，L是由電容器、跡線、晶片連接線和引線等引入的總串聯電感，dI是最大電流變化，dt是電流的上升時間。

軌跡長度

對於兩個或多個電容器，其與晶片功率輸入引脚的並聯具有不同的軌跡長度。 有效軌跡長度决定了電容器可以放置的距離。 軌跡的長度與軌跡的電感直接相關。 囙此，可以通過並聯電感公式獲得有效軌跡長度，有效軌跡長度IE為：

IE=（I1*I2）/（I1+I2）（8）

其中，I1和I2是並聯電容器的軌跡長度。 每個並聯電容器與VCC引脚的最大距離為IE。

一旦選擇了電容器並將其放置在印刷電路板上，就需要檢查電容和寄生電感將出現的位置。 諧振頻率可通過以下公式獲得：

f=1/2ÏÌÌÌ–LC（9）

其中L=IE SL+LTRACE。

高於這個頻率，電容器很快變成電感。 如果共振頻率遠低於10*F脈衝，請檢查設計以採取折衷措施。

使用多個去耦電容器

如果使用具有相同電容值的N個電容器，總ESL和ESR將减少到1/N（圖2）。 當電源和接地之間連接電容器的軌跡相等時，這是一種特殊情况。 還假設電感器之間的互耦很小。 相同電容值的N個電容器的阻抗曲線接近單個電容器的阻抗曲線。

如果使用具有不同電容值的N個電容器，ESR和ESL將减少，但阻抗曲線中會出現共振峰，並將帶來嚴重的設計後果（圖3）。 這裡再次假設軌跡長度相同。

使用 印刷電路板

不要忘記印刷電路板。 忽略它幾乎免費提供的許多好處將新增設計成本並添加額外的組件。 這些附加組件將佔用額外空間，降低整體可靠性，並可能新增電磁干擾。

等式10給出了一組平行功率平面的阻抗公式。 這只是串聯LRC電路的阻抗公式。 只要印刷電路板不像傳輸線那樣開始工作，這個公式就很有用。 換句話說，如果l<λ/20，那麼它是有用的。 其中l是印刷電路板的最大尺寸（對角線），λ是與最高頻率相關的波長。

到目前為止，印刷電路板阻抗幾乎是電容性的，可以提供高於耦合電容器截止頻率的所有所需電流。 由於ESR非常小，寄生電感也非常小，印刷電路板將在相對較寬的頻率範圍內表現出非常低的阻抗。

如果 印刷電路板 有兩個相鄰的電源和接地層, 這個n it has good internal 電容 in 這個 design. 平行面電容的計算公式可用於確定 印刷電路板:

C（pF）=ε（A/d）=0.225（εr/d）A（11）

當以英寸為組織量測時，上述公式的最後一部分有效。 其中ε=ε0*εr，ε0是空氣的介電常數，為8.85 pF/m，er是電容器板之間介質的相對介電常數。 對於FR4資料，er等於4.5。 A是電容器極板之間的面積，d是極板之間的距離。

事實上，印刷電路板向VCC引脚輸入電流的能力沒有頻率上限。 印刷電路板設計是一個複雜的課題，有許多可用的介質來提高上限頻率。 對於FR4資料，上限頻率範圍非常高，超過2 GHz，這使得大多數汽車印刷電路板電路看起來上限頻率是無限的。 事實上，上限頻率由印刷電路板的最大尺寸l和最小波長λ决定。

不幸的是，在自動設計中，印刷電路板的總電容非常小。 當FR4用作電介質時，板間距為20密耳，並且存在固定的電源和接地層電容，印刷電路板電容通常約為53 pF/平方英寸。 4層FR4 印刷電路板將具有一定的介電厚度範圍。 這種變化可能來自工藝變化、整個電路板的所需厚度、所需彈性或硬度、銅厚度（影響電介質厚度）和擊穿電壓要求。 如果沒有特殊要求，印刷電路板電介質厚度從0.5到0.8mm不等。

印刷電路板電容器的質量通常很好，因為電感很小。 如前所述，電感是電容器隨頻率衰减的主要原因。

電容器的小尺寸是一個值得注意的因素。 可以有效地在印刷電路板上提供電流的電容值通常超過500 pF/平方英寸。 在FR4板上不可能獲得該值，囙此需要特殊的印刷電路板設計和資料。

EMC的優勢

除了從設計良好的配電系統中獲得的信號完整性外，印刷電路板還將帶來較低的電磁干擾。 如前所述，這主要是由於减少了回路面積。 這表現在兩個方面。 首先，法拉第定律指出，回路區域A將通過流經其他電路的電流給電路帶來電壓。

文匯出（V）=[（？AN/2ÌÌÌd）*（dI/dt）*cos（ÌÌ）（12）

類似地，在數位電路中，電流回路引起的電磁場的簡化運算式表明，較小的回路具有較低的輻射：

E（V/m）=263*10-16*[f2A（I/r）]（13）

成本效益

設計良好的配電系統可以節省成本。 等式14給出了設備减少和成本减少之間的簡單關係。

到目前為止，討論圍繞著向晶片提供電流展開。 但設計者可能希望限制流向晶片的電流。 請記住，只要晶片的電流低於上限頻率（10*fmax）或1/tr，晶片就可以正常工作。設計者不能在這些頻率下接觸任何電流。 但超過一定的高頻後，晶片可以在沒有電流的情况下正常工作。 此外，由於這些電流可能產生電磁干擾，囙此可以抑制它們，從而减少電磁干擾。

以上介紹了印刷電路板電源去耦設計指南。 Ipcb還提供給印刷電路板製造商和印刷電路板製造技術。