電路設計 - PCB處理電源匯流排設計和PCB處理問題

1PCB手柄 電力匯流排設計問題

在集成電路的電源引脚附近有一個合適的電容器，集成電路的輸出電壓可以快速跳變。 然而，問題不會到此為止。 由於電容器具有有限頻率回應的特性，囙此電容器無法產生清潔驅動全頻段集成電路輸出所需的諧波功率。 此外，在電源匯流排上產生的瞬態電壓在去耦路徑上形成壓降，這是共模EMI干擾的主要原因。 這些問題應該如何解决？

與集成電路上的電路板相比，週邊集成電路的功率層被視為優秀的高頻電容器，用於將離散電容器洩漏的部分能量恢復為清潔輸出提供的高頻能量。 此外，由於優良的功率層電感很小，並且合成瞬態訊號的電感也很小，囙此共模EMI降低。

當然，功率層到IC電源引脚的佈線是數位信號的快速上升，因為最好直接連接到pad IC電源引脚佈局，囙此有必要單獨描述，盡可能簡短。

為了控制共模電磁干擾，去耦功率層必須具有足够低的電感才能使用，並且必須適當設計為功率層並配對。 有人可能會問，它有多好？ 問題的答案取決於電源的層次結構、層間資料和工作頻率（IC上升時間的函數）。 通常，功率層間距為6密耳，中間層為FR4資料，每平方英寸功率級的等效電容約為75 pF。 顯然，層間距越小，電容越大。

該設備的300PS 100上升時間不多。 從現時集成電路的發展速度來看，在100～300PS範圍內的上升時間佔有很大比例。 對於大多數應用，上升時間為100至300 ps的電路不會施加3密耳的間隔。 此時，通過小於1密耳的層間間距，並且有必要使用高介電常數資料來替換FR4介電材料。 現時，陶瓷和陶瓷塑膠可以滿足100ps和300ps上升時間電路的設計要求。

新材料和方法, 但須視未來使用而定, 從通常的一天間隔使用，FR4介質資料6mil 3上升時間電路為3ns, 通常高端處理諧波並使瞬態訊號足够低就足够了, 也就是說，共模EMI可能會降得很低. 在本文中, 這個 PCB堆疊設計 示例假設層間距為3到6密耳.

2.問題 PCB複製板

4層板設計存在幾個潜在問題。 首先，傳統的62mil層板的厚度可以從訊號層到外層。 在內部，電源層和地面層之間的電源層和地面層仍然過大。

如果您首先考慮成本要求，請考慮以下兩種傳統的4層板選項。 這兩種解決方案可以提高EMI抑制效能，但僅適用於具有足够低的車載組件密度和組件周圍足够面積（所需功率包層所在位置）的應用。

如果同一電壓源的兩個電源層需要較大的輸出電流，則電路板必須編織成兩組電源層和接地層。 在這種情況下，在每對電源層和接地層之間提供絕緣層。 這為我們提供了與我們相同的兩對阻抗功率匯流排。 如果功率層堆疊導致阻抗不相等，分流不均勻，瞬態電壓更大，電磁干擾急劇增加。

請記住，將為不同的電源創建每對電源和接地層，因為如果電路板具有多個不同的電源電壓，則需要多個電源平面。 在任何一種情况下，在確定電路板的電源和接地層的位置時，必須牢記製造商對平衡結構的要求。

大多數工程師正在設計62密耳厚的電路板。 傳統印刷電路板上沒有盲孔或嵌入孔，囙此關於電路板層次和堆疊的討論僅限於此。 如果電路板的厚度太大，所提出的分層方案可能並不理想。 此外，具有盲孔和埋孔的電路板的加工步驟不同，並且本文的層壓方法不能應用。

電路板設計中的厚度、通孔和層數並不是解决問題的關鍵。 確保電源匯流排的旁路和去耦，最小化電源層和接地層的瞬態電壓，遮罩世界是高品質堆疊的關鍵。 理想情况下，訊號線層和其返回接地層之間有一個絕緣層，匹配層的間距（或一個或多個）應盡可能小。 基於這些基本概念和原則，我們可以設計出滿足設計要求的電路板。 由於集成電路的上升時間已經很短，為了解决電磁干擾遮罩問題，本文描述的科技是必要的。