PCB技術 - 高速PCBsはなぜ等しい長さ配線を必要とするのか？

なぜ高速 PCBs 等しい長さの配線が必要です?
高速信号の効果的な確立とメンテナンスウィンドウは比較的小さい. 有効なウィンドウ内のデータとコントロール信号を維持するには, データ間のトレース長の違い, クロックまたはデータ, そして、制御信号の間は非常に小さい. 特定の許容偏差は、時間遅延を計算することによって得られる.
事実上, 一般に, シーケンシャル論理信号はセットアップ時間とホールド時間を満たさなければならない. この条件が満たされる限り, 信号は長さが厳密に等しくない場合がある. しかし, the actual situation is that for high-speed signals (such as DDR2, DDR 3, FSB), it is impossible to know whether the timing meets the setup time and hold time requirements during the design (there are too many influencing factors, including the internal wiring and capacitance of the chip). 負荷に起因する遅延差を考慮しなければならない, it is difficult to estimate the actual value through calculation), a controllable delay device must be set inside the chip (the delay is controlled by the register), それから、レジスタの値は様々な遅れを試みるためにスキャンされます. And by observing the signal (look at the waveform directly, and measure the setup and hold time) to determine the delay value to meet the setup time and hold time requirements. しかし, 信号の同じタイプは、一般に信号線の1つまたは2つの信号線についてのみ観察される. すべての信号をタイミング要件に合わせるために, 同じタイプの信号線がすべての長さで厳密に等しいことを指定する必要があります.

以上が高速並列信号である. 高速シリアル信号, 彼らがクロックされるならば, クロックとシリアルデータもセットアップとホールド時間の要件を満たす必要があります, したがって、長さも制御しなければなりません.
高速シリアル信号にはクロックがある, このクロックは、データをラッチするために使用されないが、より低い周波数の基準クロック. その後、データとクロックのスキューと複数のチャネル間のデータは、はるかに緩いことができます, そして、厳しく待つ必要はない. ロング, 受信チップは、各チャネルの開始ビットを正しく見つけ、PLL周波数逓倍及び位相シフトを使用してデータをロックすることができる. 例えば, TMDS信号, シリアルデータの差動ペアは、長さで厳密に等しくなければなりません, しかし、データ間のスキューは+/-クロックサイクルの20 %. しかし, 不必要な問題を避けるために, 一般的に言えば, TMDSとPCI - Eのようなシリアル信号は、チャンネル間の等しい長さを持っていなければなりません, しかし許容誤差は比較的大きい, 200 ps以上.

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