Leiterplattentechnisch - Beschränken Sie die Fähigkeit von Leiterplatten zum Schneiden und Einfügen

Dieser Artikel erläutert, welche begrenzenden Faktoren die Schneid- und Klebemöglichkeiten von Leiterplatten einschränken

Beschränkungen für PCB-Schneiden and pasting capabilities

The latest form of intellectual property (IP) entering the market is simple PCB-Design. Um bekannte gute Designs auf neue Projekte übertragen zu können, Hersteller von Konstruktionsautomatisierung haben Software eingerichtet, mit der Ingenieure das Schneiden und Einfügen der Leiterplattenlayout.

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Besorgt über den raschen Anstieg der Kosten für die Entwicklung von hochintegriertem Silizium, hat der Mangel an Layoutingenieuren große Lieferanten im PCB-Bereich ermutigt, ihre High-End-Werkzeuge umzuwandeln, um einige der Mängel auszugleichen.

Zuken Marketing Director Mark Ashton sagte: "Mangelnde Talente. In den Vereinigten Staaten zahlen sie jetzt mehr für Layoutmitarbeiter als für EEs."

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Hersteller von Designautomatisierung glauben, dass Personalmangel Kunden dazu bringt, höhere Automatisierungsgrade zu suchen. Daher ist das Konzept des Constraint Managements Mitte der 1990er Jahre (wo Regeln für jede Leiterplattenroute festgelegt werden, um korrektes Routing zu gewährleisten) zurückgekehrt.

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Cadence Design Systems bietet neue Unterstützung für das Constraint Management von der Schaltplanerfassung über das Layout bis zur Version 14.0 der Allegro Software. Zuken Group plant, das Constraint Management System noch in diesem Jahr auf HotStage 4 einzuführen.

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Das Problem, das sie zu lösen erwarten, kommt von der großen Anzahl kritischer Spuren, die noch auf der Leiterplatte existieren. Ashton sagte: "[System on Chip] entwickelt sich nicht so schnell wie erwartet. Die Leute verwenden mehrere handelsübliche Chips, weil die Kosten für die Entwicklung von SoC sehr niedrig sind.

"Sie müssen viel Vertrauen in Ihre Marktprognosen haben, um ein SoC-Design zu wählen, anstatt billigere Teile von der Stange zu sammeln.

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"Aber es gibt immer noch diesen Trend, kleiner und schneller zu werden. In einigen Fällen ist die Leiterplatte kleiner als alle Komponenten erwartet, so dass sie in die Leiterplatte selbst gelangen."

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Gary Hinde, Cadence PCB Group European Marketing Manager, sagte: "Ich bin nicht mehr da."Leiterplattenlayout kann IP sein. Es wird zu einer Sache, die Lieferanten unterscheidet."

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Durch die Kombination von Einschränkungen mit bekannten guten Layouts erklärte Hinde, dass es möglich ist, Designs auf neue Produkte zu übertragen und trotzdem zu erwarten, dass sie mit Hilfe der Signalintegritätsanalyse geroutet werden, um dieses Ziel effektiv durch automatisierte Tools zu erreichen.

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Der Drang nach Signalintegritätsanalyse hat sich auf Low-End-Produkte ausgedehnt. Für den neu veröffentlichten Cadstar hat Zuken bereits einen Teil seiner über Incases erworbenen EMV-Technologie in die Routing Engine befördert. Die EMV-Inspektionssoftware in Cadstar 4.5 identifiziert zunächst kritische Netzwerke und analysiert dann, ob diese Netzwerke nach dem Routing Probleme verursachen.