Leiterplattentechnisch - Reduzieren Sie SSO durch Leiterplattendesign

Im Folgenden werden zwei grundlegende Entwurfsmethoden zur Reduzierung von SSO auf Basis des SSO-Generierungsmechanismus für Leiterplatten mit FPGAs ausgestattet.

1. Entwurfsverfahren zur Verringerung der induktiven Kupplung

Die Simulationsergebnisse zeigen, dass die induktive Kopplung an der Chippaket/Leiterplattenschnittstelle die Ursache für hochfrequente Spitzen in der SSO-Wellenform ist. Eine Signalschleife mit einer Größe von t*d besteht aus einem Signaldurchgang und dem nächsten Erddurchgang. Die Größe dieser Schleife gibt die Stärke der induktiven Kupplung an. Je größer die Fläche der I/O-Interferenzschleife, desto einfacher ist es für das erzeugte Magnetfeld, in die angrenzende Interferenzschleife einzudringen. Je größer die Fläche der gestörten I/O-Signalschleife, desto anfälliger für Störungen durch andere I/O-Schleifen. Um das Übersprechen und den Parameter t zu reduzieren, sollte daher eine dünnere Leiterplatte im Design verwendet werden, und die Schlüssel-I/O auf der Leiterplatte sollte aus einer flacheren Signalschicht herausgeführt werden. Gleichzeitig können Konstrukteure Übersprechen reduzieren, indem sie den Abstand zwischen I/O-Durchgängen und Erddurchgängen verkürzen. Der Designer verbindet speziell ein Paar I/O-Pads mit der Masseebene und der VCCIO-Ebene, um den Signalschleifenbereich der Interferenzstifte und der Interferenzstifte zu reduzieren.

Um die Effektivität dieser Methode zu bewerten, wurden zwei Messungen an FPGA I/O Bank1 und Bank2 durchgeführt. Alle I/O Ports dieser beiden Banken sind als LVTTL 2,5-V Schnittstellen mit einer Stromstärke von 12mA konfiguriert und mit einem 10pF Kondensator über eine 50Ω Stripline abgeschlossen.

In Bank1, Pin AF30 ist der gestörte Pin. Im FPGA-Design, die 6-Stifte von W24, W29, AC25, AC32, AE31 und AH31 sind auf Logik "0" programmiert, und sie sind mit der Erdungsebene des Leiterplatte durch Durchkontaktierungen. Die fünf Pins U28, AA24, AA26, AE28 und AE30 sind auf Logik "1" programmiert und mit der VCCIO-Ebene der Leiterplatte verbunden. Das andere 68 I/O-Ports durchlaufen Zustandsänderungen zur gleichen Zeit mit einer Frequenz von 10MHz, also sind sie Pins, die Interferenzen verursachen. Zum Vergleich, das I/O W24, W29, AC25, AC32, AE31, AH31, U28, AA24, AA26, AE28, AE30 und AE30 sind nicht so programmiert, dass sie gemahlen oder VCCIO-Pins in Bank2 sind, aber sie bleiben unbenutzt. Sonstige 68 Beide I/Os werden immer noch gleichzeitig ein- und ausgeschaltet.

Experimentelle Tests zeigen, dass der Bodenprall auf AF30 in Bank 1 im Vergleich zu G30 in Bank 2 um 17% reduziert wurde und der Leistungsdurchhang auch um 13%. Auch die Simulationsergebnisse bestätigen diese Verbesserung. Da das Erscheinungsbild des programmierbaren Massepunkts den Abstand d zwischen der Interferenzschleife und der Interferenzschleife verkürzt, wird eine Reduktion des SSO erwartet. Da jedoch der Signalschleifenbereich im Chippaket nicht reduziert werden kann, ist auch der Verbesserungsgrad begrenzt.

2. Reduzieren Sie PDN Impedanz durch angemessenes Design

Die Impedanz zwischen VCCIO und Massepins an der Schnittstelle auf der Leiterplatte ist das wichtigste Kriterium für die PDN-Leistungsbewertung eines FPGA-Chips. Diese Eingangsimpedanz kann durch eine effektive Entkopplungsstrategie und die Verwendung eines dünneren Leistungs-/Masseebenen-Paars reduziert werden. Die effektivste Methode besteht jedoch darin, die Länge der Stromdurchführungen zu verkürzen, die die VCCIO-Lötkugeln mit der VCCIO-Ebene verbinden. Darüber hinaus reduziert die Verkürzung des Stromdurchgangs auch die von ihm gebildete Schleife und den angrenzenden Erddurchgang, wodurch diese Schleife weniger anfällig für Veränderungen im Zustand der störenden I/O-Schleife wird. Daher sollte die VCCIO-Ebene während des Entwurfs näher an der obersten Schicht der Leiterplatte angeordnet sein.

Zusammenfassung dieses Artikels

In diesem Beitrag wird eine umfassende Analyse der Simulation synchroner Schaltgeräusche auf einer Leiterplatte mit FPGA durchgeführt. Die Analyseergebnisse zeigen, dass das Übersprechen auf der Gehäuse- und Leiterplattenschnittstelle und die PDN-Impedanzverteilung auf dem Gehäuse und der Leiterplatte zwei wichtige Ursachen für SSO sind.

Verwandte Modelle können verwendet werden, um zu helfen PCB-Designer Reduzieren Sie SSO und erzielen Sie bessere PCB-Designs. Der Artikel stellt auch verschiedene Methoden vor, um SSO zu reduzieren. Unter ihnen, vernünftige Zuweisung der Signalschichten und volle Nutzung der programmierbaren Masse/Leistungspins können helfen, induktives Übersprechen auf PCB-Ebene zu reduzieren, Das Anordnen von VCCIO in einer flacheren Position im Leiterplattenstapel kann auch die PDN-Impedanz reduzieren.