Leiterplattentechnisch - Simulationstechnologie auf Platinenebene im Leiterplattendesign

Da die Komplexität und Dichte von Leiterplatten weiter zunimmt, Die Aufgabe, begrenzte Prüfpunkte mit Oszilloskopen und Logikanalysatoren zu testen und zu debuggen, wird immer schwieriger, und die Effizienz ist immer geringer geworden. Neue EDA-Simulatoren und Wellenform-Browser verwenden Tausende von Zeitdomänen, um Signale zu überwachen, und kann den Umfang des Debugging erheblich erhöhen. In diesem Artikel werden die leistungsstarken Funktionen der Simulationstechnologie auf Platinenebene und ihre Rolle bei der Verkürzung der Leiterplattendesign und Produktionszyklus.

Unabhängig davon, wie fortschrittlich die Entwicklungswerkzeuge sind, werden während des gesamten Entwicklungsprozesses unweigerlich große oder kleine Defekte auftreten und sie können in verschiedenen Phasen von Design, Implementierung und CAD lauern. Es ist nicht schrecklich, Mängel zu haben. Es ist wichtig, diese Mängel so früh wie möglich zu finden und zu beseitigen, um effektiv Geld und Zeit zu sparen. Die Rolle von Simulationswerkzeugen auf Leiterplattenebene besteht darin, Leiterplattendesignern zu helfen, Debugging-Arbeiten vor und nach der Leiterplattenherstellung schneller durchzuführen.

Simulationstechnologie auf Leiterplattenebene

Die Hauptschritte der Simulation auf Brettebene sind wie folgt:

a. Erarbeitung eines Prüfplans

Der erste Schritt der Simulation ist die Entwicklung eines vollständigen Testplans, der die spezifischen Anforderungen des Produkts hinsichtlich der Simulation auf Leiterplattenebene vollständig widerspiegeln sollte. Der Testplan kann in zwei Stufen unterteilt werden, Stufe 1 ist ein einzelner Schnittstellentest; Stufe 2 ist der Gesamtfunktionstest der Leiterplatte.

Phase 1muss den Typ und den Umfang der Schnittstelle klar definieren und vollständig isolieren, z. B. die Isolation zwischen Prozessor und Speicherschnittstelle. Erstellen Sie dann einen Testfall, um die Verbindungsleistung und Timing-Eigenschaften der Schnittstelle zu überprüfen.

Die Leiterplatte muss in mehrere Funktionsblöcke unterteilt werden (ein Funktionsblock kann mit einer oder mehreren Schnittstellen ausgestattet werden). Nachdem in der ersten Stufe bestätigt wurde, dass jede Schnittstelle ordnungsgemäß funktioniert, kann das Ziel auf die Funktion eines einzelnen Moduls gesperrt werden, das heißt, die gesamte Leiterplatte wird als Black Box betrachtet. Zu diesem Zeitpunkt können Sie die detaillierten Funktionen des entsprechenden Testvektortestmoduls verwenden, um die synthetisierten Timing-Probleme und die spezifischen Daten des Funktionsblocks zu behandeln.

b. Schaffung einer Simulationsumgebung

Vor der Simulation muss eine komplette Simulationsumgebung eingerichtet werden, um verschiedene Eingangssignale zu unterstützen, zu verarbeiten und zu rückkoppeln und Ausgangssignale zu messen.

Die Simulationsumgebung sollte Folgendes umfassen: 1. Prüfer und Monitor; 2. Netzliste; 3. Modelll; 4. Verzeichnisstruktur;

1. Kontrollen und Kontrollen

Nach Erstellung des Prüfplans werden Fehler oder Mängel automatisch erfasst. Wenn das Eingangsanregungssignal zur Leiterplatte hinzugefügt wird, hoffen alle Menschen, das ideale Ausgangsergebnis zu erhalten, aber das Simulationsergebnis kann gut oder schlecht sein. Zu diesem Zeitpunkt dauert es viel Zeit, das Ausgabeergebnis zu analysieren. Wenn Sie ein Skript zum Vergleich aufschreiben, können Sie diese zeitraubende Analysearbeit vermeiden. Darüber hinaus kann die Verwendung von Flags zur Anzeige von Fehlerzuständen während der Simulation ebenfalls den gleichen Effekt erzielen.

Bei der Simulation von Timing- und Datenintegritätsproblemen nennen wir die Aufgabe, die verwendet wird, um Fehler anzuzeigen, einen Monitor, und das Skript, das verwendet wird, um funktionale Eigenschaften zu simulieren und die Endergebnisse zu vergleichen, wird als Checker bezeichnet. Diese Methode kann zu Beginn etwas Zeit in Anspruch nehmen, aber sie kann die Zeit für Wellenformsuche und Ergebnisanalyse in der tatsächlichen Testphase erheblich reduzieren.

2. Netzliste

Häufig verwendete Schaltplaneingabe-Tools haben alle die Funktion Verilog/VHDL-Netzlisten zu generieren. Diese Netzlisten enthalten alle Komponenten und die Netzwerkverbindungen zwischen den Komponenten. Zusätzlich werden die Komponenten und Portnamen in der Netzliste durch Symbole dargestellt.

3. Modelll

Die Simulation erfordert das HDL-Modell jeder Komponente. Die Verilog/VHDL-Modellbibliothek des Standardchips kann bei Synopsys oder anderen Anbietern bezogen werden. Die Funktionen dieser Modelle sind den eigentlichen Komponenten völlig ähnlich, und das Timing kann flexibel geändert werden, um den neuesten Bauteilanforderungen gerecht zu werden. Wie oben erwähnt, sind die Komponenten- und Portnamen in der Netzliste dieselben wie die Namen, die bei der Eingabe des Schaltplans deklariert wurden, aber die Komponenten- und Portnamen, die im tatsächlichen Modell verwendet werden, können von denen in der Netzliste abweichen. Um die Ports in der Netzliste korrekt mit dem Modell zu verbinden, muss eine Paketdatei erstellt werden. Die Datei stellt nur die Port-Mapping-Beziehung zwischen der Netzliste und dem tatsächlichen Modell bereit und wurde speziell für Komponenten mit unterschiedlichen Portnamen im Modell und in der Netzliste entwickelt. Gebaut. Beispielsweise lautet der Symbolname eines Bauteilpins OE_, aber der Port im Modell heißt oe_n. Zu diesem Zeitpunkt wird eine solche Paketdatei benötigt, um die Verbindungsbeziehung zwischen dem Symbolpin in der Netzliste und dem Modellport herzustellen.

4. Verzeichnisstruktur

Normalerweise PCB-Designer Notwendigkeit, die richtige Verzeichnisstruktur zu etablieren, um die Eingabe zu verfolgen/Ausgangssignale des Simulationsprozesses. Diese Verzeichnisse können verwendet werden, um verschiedene Arten von Umgebungsdateien zu unterscheiden. Zu diesen Dateitypen gehören: cs, lokale Entwicklungsmodelle, Monitore/Inspektoren, Skripte, Netzlisten auf Boardebene, Protokolldateien, Dump-Dateien, und so weiter. Eine gute Verzeichnisstruktur kann die Verwaltung und Verfolgung aller Umgebung erleichtern/Codedateien.

Verwenden Sie den Framer/Deframer als simuliertes Funktionsblockobjekt (vorausgesetzt, dass der PCI-Bus-Controller, der Systemcontroller und der Arbiter normal arbeiten können, ist der Test nur für den Framer/Deframer des Systems), (geben Sie das Anregungssignal von der PCI-Seite ein, überprüfen Sie das Ausgangsergebnis auf der T1/E1 digitalen Leitungsseite und machen Sie es dann umgekehrt.

Die folgenden sind einige typische Testsituationen: 1. Frame mit unterschiedlichem Dateninhalt; 2. Verzögerung des Rahmens; 3. Superrahmen oder erweiterter Superrahmen mit verschiedenen Parametereinstellungen; 4. Frame mit CRC-Fehler Warten.

Sie können andere Funktionsblöcke auf die gleiche Weise simulieren und die Simulationsergebnisse überprüfen. In dieser Testphase können folgende Defekte auftreten: 1. Zwei verschiedene Schnittstellen in verschiedenen Funktionsblöcken haben den gleichen Netzwerknamen, was in der Regel zu einem Kurzschluss führt. 2. Systemintegrationsprobleme, wie Signalrouting sprangen von einer Schnittstelle zur anderen. 3. Das Datenformat einer Schnittstelle kann von anderen Schnittstellen nicht unterstützt werden. Diese Stufe wird auch die Datenkanalsimulation der Leiterplatte genannt.

Simulationskompetenz

Im Folgenden finden Sie einige Tipps für die Simulation auf Leiterplattenebene: 1. Versuchen Sie bei programmierbaren Leiterplattenkomponenten, Backlabeling-Dateien zu verwenden. Diese Dateien enthalten vorhersagbare Ein- und Ausgangssignal-Timing-Informationen; 2. Überprüfen Sie alle Netzbeschreibungen in der Netzliste und füllen Sie sofort aus, wenn es irgendwelche Auslassungen gibt; 3. Die endgültige Netzliste wird nicht auf die Leiterplatte geklebt. Die oben genannten Komponenten sind zu beachten.

Obwohl funktionale Simulation einige der oben genannten herausragenden Vorteile hat, es hat auch gewisse Einschränkungen, die Simulationsergebnisse nicht vollständig analog zu den tatsächlichen Leiterplatte. Diese Einschränkung wird in: 1. Das Fehlen unterschiedlicher Netzkennungen, weil in HDL, Obwohl das Stromversorgungsnetz deklariert werden kann, aber der spezifische Wert nicht angegeben werden kann, wie 5V oder 3.3V. Die aktuelle Version von HDL unterstützt diese Funktion noch nicht. 2. HDL kann keine analoge Schnittstelle simulieren. 3. Diese Art von Simulation kann keine Probleme im Zusammenhang mit der Antriebsfähigkeit finden. 4. Die Durchführung eines Speichertests erfordert eine riesige Dump-Datei und eine lange Ausführungszeit.