Leiterplatte Blog - PCB Board Design Technologie basierend auf High-Speed FPGA

Was für eine wunderbare Sache wäre es, wenn das High-Speed-PCB-Board-Design so einfach wie das Verbinden von Schaltplanknoten und so schön sein könnte, wie es auf einem Computermonitor aussieht. Allerdings ist das eigentliche PCB-Design normalerweise nicht so einfach wie das Schaltungsdesign, mit dem sie beschäftigt sind. Leiterplattendesigner stehen vor vielen neuen Herausforderungen, bis das Design endlich funktionieren kann und jemand seine Leistung bestätigen kann. Dies ist genau der aktuelle Stand des Hochgeschwindigkeits-Leiterplattendesigns. Designregeln und Designrichtlinien entwickeln sich ständig weiter, und wenn Sie Glück haben, führen sie zu einer erfolgreichen Lösung. Die überwiegende Mehrheit der Leiterplatten sind Schaltplaner, die mit dem Arbeitsprinzip und der Interaktion von Leiterplattenkomponenten und den verschiedenen Datenübertragungsstandards, die den Ein- und Ausgang der Leiterplatte bilden, vertraut sind. Das Ergebnis der Zusammenarbeit zwischen Layoutdesignern über das, was passiert, wenn die Drähte in gedruckte Kupferdrähte umgewandelt werden. Oft ist der Schaltplaner für den Erfolg oder Misserfolg der endgültigen Platine verantwortlich. Je mehr ein Schaltplaner jedoch über Layouttechniken weiß, desto mehr Möglichkeiten gibt es, größere Probleme zu vermeiden. Wenn das Design eine hohe Dichte an FPGAs beinhaltet, gibt es wahrscheinlich viele Herausforderungen vor einem gut gestalteten Schaltplan. Einschließlich Hunderten von Ein- und Ausgangsanschlüssen, Betriebsfrequenzen über 500MHz (möglicherweise höher in einigen Ausführungen), Lötkugelabstand bis zu einem halben Millimeter usw. gegenseitiger Einfluss.

Gleichzeitiges Schaltgeräusch

Die Herausforderung dürfte das so genannte Concurrent Switching Noise (SSN) oder Concurrent Switching Output (SSO) sein. Das hohe Volumen an hochfrequenten Datenströmen führt zu Problemen wie Klingeln und Übersprechen auf den Datenleitungen sowie Ground Bounce und Stromversorgungsgeräuschen auf den Strom- und Erdungsebenen, die die Gesamtleistung der Leiterplatte beeinflussen. Um Klingeln und Übersprechen auf Hochgeschwindigkeits-Datenleitungen anzugehen, ist die Umstellung auf Differenzsignalisierung ein guter Schritt. Da ein Draht auf dem Differenzialpaar die Senke und der andere die Quelle ist, werden die induktiven Effekte im Wesentlichen eliminiert. Bei der Übertragung von Daten mit Differentialpaaren hilft es, das "Bounce"-Rauschen von induzierten Strömen im Rückweg zu reduzieren, da der Strom lokal gehalten wird. Für Funkfrequenzen bis zu Hunderten von MHz oder sogar mehreren GHz schlägt die Signaltheorie vor, dass Signalleistung geliefert werden kann, wenn Impedanzen aufeinander abgestimmt sind. Wenn die Übertragungsleitung nicht gut aufeinander abgestimmt ist, gibt es Reflexionen, nur ein Teil des Signals wird vom Sender zum Empfänger übertragen, während andere Teile zwischen Sender und Empfänger hin und her springen. Wie gut ein Differenzsignal auf einer Leiterplatte implementiert ist, wird unter anderem beim Impedanzanpassung eine große Rolle spielen.

Differential Trace Design

Das Differential Trace Design basiert auf dem Prinzip einer impedanzgesteuerten Leiterplatte. Sein Modell ist etwas wie ein Koaxialkabel. Auf einer Leiterplatte mit kontrollierter Impedanz wirkt die Metallebene als Abschirmung, der Isolator ist ein FR4-Laminat und die Leiter sind die Signalspurenpaare (siehe Abbildung 1). Die durchschnittliche dielektrische Konstante von FR4 liegt zwischen 4.2 und 4.5. Das Fehlen von Fertigungsfehlern kann zu Überätzungen von Kupferleitungen führen, was letztlich zu Impedanzfehlern führt. Die Methode zur Berechnung der Leiterplattenstrahlimpedanz besteht darin, ein Feldanalyseprogramm (normalerweise zweidimensional, manchmal dreidimensional) zu verwenden, das die Verwendung finiter Elemente erfordert, um Maxwells Gleichungen für den gesamten Leiterplattenbach direkt zu lösen. Die Software kann EMI-Effekte basierend auf Spurabstand, Spurbreite, Spurdicke und Isolationshöhe analysieren. Die 100Ω charakteristische Impedanz ist zum Industriestandard für differentielle Anschlusskabel geworden. Eine 100Ω Differenzlinie kann mit zwei 50Ω einseitigen Linien gleicher Länge hergestellt werden. Da die beiden Leiterbahnen nahe beieinander liegen, verringert die Feldkopplung zwischen den Leiterbahnen die Differenzmodenimpedanz der Leiterbahnen. Um die 100Ω Impedanz aufrechtzuerhalten, muss die Breite der Leiterbahn etwas reduziert werden, so dass die Gleichtaktimpedanz jedes Drahtes in einem 100Ω Differentialpaar etwas höher als 50Ω. Die Größe der Leiterbahn und das verwendete Material bestimmen theoretisch die Impedanz, aber Durchkontaktierungen, Anschlüsse und sogar Gerätepads führen zu Impedanzkonstinuitäten im Signalweg. Ohne diese Dinge geht es normalerweise nicht. Manchmal ist es für ein vernünftigeres Layout und eine vernünftigere Verkabelung notwendig, die Anzahl der Schichten auf der Leiterplatte zu erhöhen oder Funktionen wie vergrabene Durchgänge hinzuzufügen. Begrabene Durchkontaktierungen verbinden nur einige Schichten der Leiterplatte, aber während das Problem der Übertragungsleitungen gelöst wird, erhöht es auch die Kosten für die Herstellung der Leiterplatte. Aber manchmal gibt es überhaupt keine Wahl. Da die Signalgeschwindigkeiten schneller und der Platz kleiner wird, beginnen zusätzliche Anforderungen wie vergrabene Durchkontaktierungen zu steigen, und dies sollte ein Kostenfaktor für Leiterplattenlösungen sein. Beim Stripline-Routing werden die Signale von FR-4 Material sandwiched. In der Mikrostreifenleitung wird ein Leiter der Luft ausgesetzt. Aufgrund der dielektrischen Konstante der Luft (Er= 1) eignet sich die oberste Schicht zur Weiterleitung einiger kritischer Signale, wie Taktsignale oder hochfrequente SERial-DESerial (SERDES). Microstrip Routing sollte mit einer darunterliegenden Masseebene gekoppelt werden, die elektromagnetische Störungen (EMI) reduziert, indem einige der elektromagnetischen Feldlinien absorbiert werden. In einer Stripline sind alle elektromagnetischen Feldlinien mit der Referenzebene oben und unten gekoppelt, was EMI stark reduziert. Wenn möglich, sollten Sie versuchen, keine breitseitig gekoppelten Stripline-Designs zu verwenden. Diese Struktur ist anfällig für differentielles Rauschen in der Referenzebene gekoppelt. Darüber hinaus ist eine ausgewogene Fertigung der Leiterplatte erforderlich, die schwer zu kontrollieren ist. Im Allgemeinen ist es relativ einfach, den Abstand zwischen Linien auf derselben Ebene zu steuern.

Entkopplungs- und Bypass-Kondensatoren

Ein weiterer wichtiger Aspekt zur Bestimmung, ob die tatsächliche Leistung der Leiterplatte erwartungsgemäß ist, muss durch Hinzufügen von Entkopplungs- und Bypass-Kondensatoren gesteuert werden. Das Hinzufügen von Entkopplungskondensatoren hilft, die Induktivität zwischen der Leistungs- und Masseebene der Leiterplatte zu reduzieren und hilft, die Impedanz von Signalen und ICs auf der gesamten Leiterplatte zu steuern. Bypass-Kondensatoren sorgen für eine saubere Stromversorgung des FPGA (stellt eine Ladebank bereit). Die traditionelle Regel ist, dass Entkopplungskondensatoren überall dort platziert werden sollten, wo Leiterplattenrouting bequem ist, und die Anzahl der FPGA-Leistungspins bestimmt die Anzahl der Entkopplungskondensatoren. Die extrem hohe Schaltgeschwindigkeit von FPGAs bricht dieses Stereotyp jedoch vollständig. In einem typischen FPGA-Board-Design sorgt ein Kondensator in der Nähe der Stromversorgung für eine Frequenzkompensation für Stromänderungen in der Last. Verwenden Sie große Entkopplungskondensatoren, um eine Niederfrequenzfilterung zu gewährleisten und Spannungsabfall zu verhindern. Der Spannungsabfall ist auf eine Verzögerung in der Reaktion des Reglers beim Start der entworfenen Schaltung zurückzuführen. Solche großen Kondensatoren sind normalerweise Elektrolytkondensatoren mit besseren Niederfrequenzgängen, deren Frequenzgang von Gleichstrom bis zu mehreren hundert kHz reicht. Jede FPGA-Ausgangsänderung erfordert das Laden und Entladen der Signalleitungen, was Energie erfordert. Die Funktion des Bypass-Kondensators besteht darin, lokale Energiespeicherung über einen weiten Frequenzbereich bereitzustellen. Darüber hinaus werden kleine Kondensatoren mit Kleinserieninduktivität benötigt, um Hochgeschwindigkeitsstrom für Hochfrequenztransienten bereitzustellen. Der langsam reagierende Großkondensator liefert weiterhin Strom, nachdem die Hochfrequenzkondensatorenergie verbraucht wurde. Eine große Anzahl an Stromtransienten auf dem Leistungsbus erhöht die Komplexität des FPGA-Designs. Solche Stromtransienten sind normalerweise mit SSO/SSN assoziiert. Das Einfügen von Kondensatoren mit sehr geringer Induktivität liefert lokalisierte Hochfrequenzenergie, die verwendet werden kann, um Schaltstromrauschen auf dem Leistungsbus zu unterdrücken. Dieser Entkopplungskondensator, der verhindert, dass hochfrequente Ströme in die Gerätestromversorgung gelangen, muss sehr nahe am FPGA liegen (weniger als 1cm). Manchmal werden viele kleine Kondensatoren parallel miteinander verbunden, um als lokale Energiespeicher für das Gerät zu fungieren und schnell auf wechselnde Stromanforderungen zu reagieren. Im Allgemeinen sollten die Leiterbahnen für die Entkopplung von Kondensatoren kurz sein, einschließlich vertikaler Abstände in Durchkontaktierungen. Das Hinzufügen einer kleinen Menge erhöht die Induktivität des Drahtes und verringert den Effekt der Entkopplung.

andere Technologien

Mit steigenden Signalgeschwindigkeiten ist es immer schwieriger geworden, Daten einfach über Leiterplatten zu übertragen. Mehrere andere Techniken können verwendet werden, um die Leistung der Leiterplatte weiter zu verbessern. Die erste und offensichtliche Methode ist ein einfaches Gerätelayout. Es ist gesunder Menschenverstand, kurze und direkte Wege für kritische Verbindungen zu entwerfen, aber unterschätzen Sie dies nicht. Warum sich die Mühe machen, die Signale auf dem Board anzupassen, wenn einfache Strategien den Trick reichen können? Ein fast ebenso kurzer Ansatz ist, die Breite der Signalleitungen zu betrachten. Wenn die Datenrate so hoch wie 622MHz und sogar höher ist, wird der Hauteffekt der Signalisierung immer deutlicher. Wenn der Abstand lang ist, bilden sehr dünne Spuren (wie 4 oder 5 Millionen) auf der Leiterplatte eine große Dämpfung des Signals, genau wie ein Tiefpassfilter ohne Dämpfung entworfen, seine Dämpfung nimmt mit der Frequenz zu. Je länger die Backplane, desto höher die Frequenz, und desto breiter sollte die Signallinie sein. Normalerweise ist das kritische Signal auf der Platine das Taktsignal. Wenn Taktlinien zu lang oder schlecht ausgelegt sind, können sie Jitter verstärken und stromabwärts schief gehen, insbesondere wenn die Geschwindigkeit steigt. Mehrere Schichten zur Übertragung der Uhr sollten vermieden werden, und es sollten keine Durchkontaktierungen auf den Taktleitungen geben, da Durchkontaktierungen Impedanzschwankungen und Reflexionen erhöhen. Wenn eine innere Schicht verwendet werden muss, um die Uhr zu routen, sollten die oberen und unteren Schichten Bodenebenen verwenden, um die Latenz zu reduzieren. Beim Design mit einem FPGA PLL kann das Rauschen auf den Leistungsebenen den PLL Jitter erhöhen. Ist dies kritisch, kann für die PLL eine "Power Island" erstellt werden, mit der die analogen und digitalen PLL-Netzteile mittels dickerer Radierungen in den Metallebenen isoliert werden können.

Bei Signalen mit Raten über 2Gbps muss eine teurere Lösung in Betracht gezogen werden. Bei solchen hohen Frequenzen kann die Dicke der Backplane und des Designs einen erheblichen Einfluss auf die Signalintegrität haben. Funktioniert gut, wenn die Dicke der Trägerplatte nicht überschreitet 0.200 Zoll. Wenn Hochgeschwindigkeitssignale auf der Leiterplatte verwendet werden, sollte die Anzahl der Schichten so gering wie möglich sein, um die Anzahl der Durchkontaktierungen zu begrenzen. Bei dicken Platinen sind die Durchkontaktierungen, die die Signalschichten verbinden, länger und bilden Übertragungsleitungszweige auf dem Signalweg. Die Verwendung vergrabener Durchkontaktierungen kann dieses Problem lösen, aber die Herstellungskosten sind hoch. Eine weitere Option ist die Verwendung eines verlustarmen dielektrischen Materials wie Rogers 4350, GETEK oder ARLON. Diese Materialien können fast doppelt so teuer sein wie FR4-Materialien, aber manchmal ist dies die Wahl. Es gibt andere Designtechniken für FPGAs, die eine Auswahl an I/O-Standorten bieten. Bei kritischen Hochgeschwindigkeits-SERDES-Designs können SERDES-I/Os isoliert werden, indem benachbarte I/O-Pins reserviert (aber nicht verwendet werden). Zum Beispiel kann eine 3x3 oder 5x5 BGA Kugelfläche relativ zu SERDES Rx und Tx, VCCRX# und VCCTX# und Kugelposition reserviert werden. Oder halten Sie, wenn möglich, die gesamte I/O-Gruppe nahe am SERDES. Wenn es keine I/O Einschränkungen im Design gibt, können diese Techniken Vorteile bringen, ohne zusätzliche Kosten zu verursachen. Eine der Möglichkeiten ist auch, auf die Referenzplatine des FPGA-Herstellers zu verweisen. Die meisten Hersteller stellen Quelllayoutinformationen für Referenzplatinen zur Verfügung, obwohl aufgrund proprietärer Informationsprobleme spezielle Anfragen erforderlich sein können. Diese Boards enthalten häufig Standard-Hochgeschwindigkeits-I/O-Schnittstellen, die FPGA-Hersteller benötigen, um ihre Geräte zu charakterisieren. Beachten Sie jedoch, dass diese Boards oft für mehrere Zwecke konzipiert sind und nicht unbedingt einem bestimmten Designbedarf entsprechen. Dennoch können sie als Ausgangspunkt für Lösungsansätze genutzt werden.

Zusammenfassung dieses Artikels

Natürlich berührt dieser Artikel nur einige grundlegende Konzepte. Jedes der hier behandelten Themen könnte in einem ganzen Buch diskutiert werden. Der Schlüssel ist, herauszufinden, was das Ziel ist, bevor Sie viel Zeit und Mühe in das PCB-Layout-Design investieren. Sobald das Layout fertig ist, kann eine Neugestaltung viel Zeit und Geld kosten, selbst mit einer leichten Anpassung der Breite der Leiterbahnen. Sie können sich nicht darauf verlassen, dass Leiterplattenlayout-Ingenieure Designs erstellen, die den tatsächlichen Anforderungen entsprechen. Der Schaltplanentwickler ist immer da, um Anleitungen zu geben, kluge Entscheidungen zu treffen und Verantwortung für den Erfolg der Lösung zu übernehmen.