Leiterplatte Blog - Die Rolle des geschichteten Stapelns von Leiterplatten bei der Steuerung von EMI-Strahlung

This Artikel sTortes von basc Leeserplatte Layout und discusses die Rolle und desZeichen-Techniks von geschichtet Leiterplatte sBekämpfung der EWI-Strahlung. Es gibt viele Weges zu sLösung des EWI-Problems. Moderne EMI soberessIonens einschließen: die use des EWI soberessIonenbeschichtungs, die sWahl der soberessIonen sPsind-Teils und EWI sSimulation desZeichen.

1. Power busbar
Rasvernünftige Platzierung des Kondensatorss mes entsprechender Kapazesät in der Nähe des Stecknadelss des IC kann die IC Ausgangsspannung springen lassen faster. Allerdings, das Problem does nicht enden. Aufgrund der endlichen Freqenz response des Kondensatorss, this verhinderns sie aus der Erzeugung der Oberschwingungsleistung, die für den sauberen Antrieb des IC erforderlich ist."s Ausgang über das volle Frequenzbund. Darüber hinaus, der Transent Spannungs entwickelt auf der Power busbars wird einen Spannungsabfall erzeugen across die Induktivität des Entkopplungspfades, und diese transent Spannungs sind die wichtigsten sQuelle von EMI-Interferenzen im Gleichtaktmodus. Wie ssollten wir sdiese Problems? In der case eines IC auf unserem Board, Die Leistungsebene um den IC kann an eines ein guter Hochfrequenzkondensator, dersts die von der disKretkondensators die hochfrequente Energie für eine saubere Leistung liefern. Darüber hinaus, die Induktivität einer guten Leistung sobere Ebene ssollte sEinkaufszentrum, so dass der Transent sZeichenal syndiesdurch die Induktivität is also sEinkaufszentrum, Verringerung des EWI im Gleichtaktmodus. Natürlichse, die Verbindung von der Stromversorgung sobere Schicht zur IC-Leistung sUppley Pin must be as sHort as possder, because die risDer digitale Rand sZeichenal is Bekommen faster und faster, und ess direkt mit dem Pad verbunden, wo der IC Strom soberer Stift is lokalisiert, die diescussd sgetrennt. Zur Steuerung des Gleichtakt-EMI, die Leistungsebene must be a reasvernünftig gut-desVorzeichenpaar der Leistungsebenes die Entkopplung zu erleichtern und sausreichend geringe Induktivität. Man könntesk, wie gut is it? Die answer zum quesAbhängigkeits über die Schichtung der Macht suppl, das Materials zwischen der Ebenes, and die operating frequency (ie, eine Funktion des IC"s rise Zeit). Usim, die sSchrittfolge der Leistungsschicht is 6mil, und die Zwischenschicht is FR4 Material, die äquivalente Kapazität pro sQuadratzoll der Leistungsschicht is ca. 75pF. Offensichtlichsl, die sdie Schicht verformen sSchrittmacherei, je größer die Kapazität. Es gibt nicht viele Gerätes mit rise Zeits von 100 bis 300ps, aber mit dem aktuellen Entwicklungstempo von ICs, es wird einen hohen Anteil ans mit rise Zeits im Bereich von 100 bis 300ps. Für Schaltungs mit rise Zeits von 100 bis 300ps, 3mil Schicht swird nicht mehr sgeeignet für most Anwendungs. Damals, es wars Notwendigssi bis use Schichttechniks mit einer Schicht sSchrittfolgess Ersetzen Sie das dielektrische FR4-Material durch ein Material mit einem sehr hohen dielektrischensTant. Jetzt, Keramiks und Keramiks kann die desZeichen-Anforderungs von 100 bis 300ps rise Zeitkreiss. Obwohl neues Materials und Methodes kann in Zukunft angenommen werden, für heute"s häufig 1 bis 3ns rise Zeitkreiss, 3 bis 6mil Schicht sSchrittmacher und dielektrisches Material FR4s, es is usim sausreichend, um High-End-Obertöne zu handhabens und halten transients Tief genug, um das zu sein sBeihilfen, Gleichtakt-EMI kann sehr nidrig sein. Die Leiterplatte geschichtet sTack desBeispiel in diesems Artikel wird einssume eine Ebene sSchrittgeschwindigkeit von 3 bis 6 mils.

2. Elektromagnetisch shielding
From die sIgnal Routing Standpunkt, eine gute Schichtung sStrategie ssollte sein, um alle sIgnalspurs auf einem oder sEveral Layers neben Energie- oder Bodenebenes. Für die Macht, eine gute Schichtung sStrategie ssollte sein, dass die Leistungsschicht is neben der Bodenschicht, und die diszwischen der Leistungsschicht und der Bodenschicht is as sEinkaufszentrum as possder, die is was wir das "Layering" nennen sStrategie.

3. 4-Ebene board
Diere sind sPotential issues mit dem 4-Lagen Board design. Tannest von allen, für eine traditionelle vierschichtige Platte mit einer Dickess von 62 Mio, auch wenn die sIgnalschicht is auf der äußeren Schicht und der Energie- und Bodenschichts sind auf der inneren Schicht, die diszwischen der Leistungsschicht und der Bodenschicht is sbis zu groß. Wennst Anforderungs sind vorhanden, consdie folgenden zwei Alternativens zur traditionellen 4-Lagen-Plattes. Beide sLösungs kann das EWI verbessern soberessIonenleistung, aber nur wenn die Komponente densim Vorstand is niedrig genug und dort is genügend Fläche um das Bauteil herums (to place die required Leistung supply copper Ebene). Die äußere Schichts der Leiterplatte sind Masseschichts, und die zwei mittlere Schichts are signal/Leistungsebenes. Die Macht sauf die sIgnalschicht is mit breiter Spur geführts, die machens die Wegimpedanz der Leistung sHochstromtief, und die Impedanz der sIgnalmikrosFahrweg is also niedrig. Aus einer EMI-Steuerung prosPektiv, this is ein exis4-Schicht Leiterplatte sStruktur. In der second sChem, die äußere Schicht nehmens die Kraft und Boden, und die mittlere zwei Schichts nehmen die signal. Verglichen mit der traditionellen 4-Lagen-Platte, die Verbesserung von this sChem is sMaller, und die Zwischenschichtimpedanz is as arm as die traditionelle 4-Lagen-Platte. Wenn Spurimpedanz is zu kontrollieren, die oben genannten sHeftung sChems sehr sorgfältiges Routing der Spur erforderns unter Strom und gemahlenem Kupfer isLands. Darüber hinaus, Kupfer isLands auf Strom- oder Bodenebenes ssollten miteinander verbunden sein,s Close as possundsur DC- und Niederfrequenzanbindung.

4. 6-layer board
If die component densauf einer 4-Lagen-Platte is relativ hoch, eine 6-Lagen-Platte is used. Allerdings, shome sHeftung schemes im 6-Lagen-Board design sind nicht gut genug, um sdas elektromagnetische Feld abschirmen, und wenig Einfluss auf die Verringerung der Tran habensient sder Machtsbar. Zwei Beispieles sind discussunten. Zum Beispiel, die Macht sund der Boden auf die sZweite und fünfte Schichts resperspektiv. Aufgrund der hohen Impedanz der Leistung sKupferverkleidung, es is sehr ungünstig, um die Gleichtakt-EMI-Strahlung zu steuern. Allerdings, aus Sicht der Impedanzsteuerung der signal, this Methode is ganz richtig. Die sZweiter Beispielorts Leistung und Boden auf der dritten und vierten Schichts, resperspektiv. This design ssolves das Problem der Macht sImpedanz der Kupferverkleidung. Wegen der schlechten elektromagnetischen sAbschirmleistung der 1st und sechste Schichts, der Differenzmodus EMI increases. Wenn die Anzahl der sIgnallinies auf der beiden äußeren Schichts is niedrig und die Spurlänge is short (shorter als 1/20 die Wellenlänge des signal harmonic), this design kann sLösung des EMI-Problems im Differenzmodus. Die soberessIon des Differenzmodus EMI is besonders gut durch Füllung des Nicht-Komponenten- und Nicht-Spurnbereichss on die outer layer with copper and Bodening die Kupferfläche (every 1/20-Wellenlänge is ein interval). As bereits erwähnt, die copper area ssollte an mehreren Punkten mit der internen Masseebene verbunden seins. Das allgemeine Hochleistungs-6-Lagen-Board design allgemein arrangierens die 1st und sechste Schichts as Untergrunds, und die dritte und vierte Schichts Macht und Boden übernehmen. EMI soberessIon is ausgezeichnet durch zwei zentrierte Dual MicrosReise signale Linienebenes zwischen Leistungs- und Bodenebenes. Die disVorteil diesers desZeichen is dass es nur zwei Schichten gibts der Spurs. As bereits erwähnt, the sName sTackup kann mit einer traditionellen 6-Lagen-Platte erreicht werden, wenn die äußere Schicht traces are sHort und Kupfer is im No-Trace Bereich platziert. Eine weitere 6-Lagen-Platte Layout is signal, Boden, signal, Leistung, Boden, signal, die ermöglichens die für sUnversehrtheit designs. Die sIgnalschicht is neben der Bodenebene, und die Kraft- und Bodenebenes sind gekoppelt. Offensichtlichsly, die untensid is das Ungleichgewicht sKleben der Schichts. This usVer­ses Probleme in der Fertigung. The sLösung des Problems is to fill all the blank areas der dritten Schicht mit Kupfer. Wenn die Kupferhöhlesdie dritte Schicht is Close zur Leistungsschicht oder zur Bodenschicht nach Kupferfüllung, this Brett kann loo seinse gezählts a sstrukturausbalancierte Leiterplatte. . Die Kupferfüllfläche must an Strom oder Masse angeschlossen sein. Die diszwischen der Verbindung übers is sbis 1/20-Wellenlänge, nicht nötigssüberall, aber ideal ssollte angeschlossen werden.

5. 10-layer board
Because die insBerechnung der Ebenes zwischen der Mehrschichtplattes sind sehr dünn, die Impedanz zwischen der Schichts aus einer 10- oder 12-Lagenplatte is sehr niedrig, und ausgezeichnet seine normale Integrität zu erwarten ist.s lang as es gibt kein Problems mit Delamination und sHeftung. It is schwieriger herzustellen 12-lagige Plattes mit einer Dickess von 62 Mio, und es gibt nicht viele Herstellers diess 12-lagige Plattes. Seit dorts immers an inszwischen der sIgnal-Ebene und Loop-Ebene, the sLösung der Zuordnung der mittleren 6-Schichts um die sIgnallinies in der 10-Lagen-Platte desZeichen is nicht. Also, es is wichtig zu haben signale Ebene neben der Schleifenebene, i.e. das Board Layout is signal, Boden, signal, signal, power, Boden, signal, signal, ground, signal. This design provides ein guter Weg für die sStrom unds Schleifenstrom. Ein richtiges Routing sStrategie is um die Tanne zu routenst Schicht entlang der X-Richtung, die dritte Schicht entlang der Y-Richtung, die vierte Schicht entlang der X-Richtung, and so on. Blick auf die Spurs intuitiv, layers 1 und 3 sind ein Paar von Schichten Kombinations, layers 4 und 7 sind ein Paar von Schichten Kombinations, und Schichts 8 und 10 sind ein Paar von Schichten Kombinations. Wenn ess Notwendigssum die Richtung der Spur zu änderns, the sIgnallinies auf der Tannest-Ebene ssollte "über Loch" seins"zur dritten Schicht und dann die Richtung ändern. In der Praxis, es darf nicht immers be possfähig zu tun so, aber eins a design Konzept versuchen, sich daran zu halten. Likewise, wenn die Routenrichtung der signal is geändert, it ssollte via via seins aus Ebenes 8 und 10 oder von Schicht 4 auf Schicht 7. This Routing ensures enge Kopplung zwischen dem Vorwärtsweg und dem Rückweg des signal. Zum Beispiel, wenn die signal is auf Schicht 1 und Schleife i verlegts geroutet auf Ebene 2 und nur auf Ebene 2, auch wenn die signal auf Schicht 1 goes zu Schicht 3 durch ein "via", its Die Schleife is sbis auf Schicht 2, thus Beibehaltung niedriger Induktivität, hohe Kapazität, und gute elektromagnetische sAbschirmleistung. Was ist, wenn die eigentliche Verkabelung is nicht like thiss? Zum Beispiel, the sIgnallinie an der Tannest Schicht goes durch das Durchgangsloch bis zur zehnten Schicht. An dieser Stelles time, die Schleife signal has um die Bodenebene aus der neunten Schicht zu finden, und der Schleifenstrom Bedarfs to find the nearst Boden über hole (such as der Erdstifts des Bauteilss such as resistors oder Kondensators) . Wenn Sie such a via in der Nähe, Du hast wirklich Glück. Wenn es keine such close vias verfügbar, die Induktivität steigtse, die Kapazität sinktse, und das EWI wird definitiv zunehmense. Wenn die sIgnallinie must das aktuelle Paar der Verdrahtungsschicht verlassens zur anderen Verdrahtungsschichts durch vias, ground vias ssollte in der Nähe der Via platziert werdens, so dass die Schleife sIgnal kann smoothy zurück zur entsprechenden Erdungsschicht. Für Schicht 4 und Schicht 7 Lagen Kombination, the signal loop will return from the power layer or the ground layer (ie layer 5 or layer 6), because die kapazitive Kopplung zwischen der Leistungsschicht und der Bodenschicht is gut, the signal is easy bis transmit .

6. DesZeichen mehrerer Power Layers
Wenn die beiden Leistungsebenens der sGleichspannung sQuelle muss einen großen Strom ausgeben, die Leiterplatte ssollte in zwei sets der Leistungsebenes und Bodenfläches. In diesems case, insBerechnung der Ebenes werden zwischen jedem Paar von Leistung und Bodenebene platzierts. In diesems Weg, wir schnappens der Kraft bus bars mit gleicher Impedanz, dass wir erwarten, den Strom gleichmäßig zu teilen. Wenn die sTacking des Kraftflugzeugss erstellens ungleiche Impedanzs, the sJagd wird nicht einheitlich sein, der Transient Spannung wird viel größer sein, und EWI wird zunehmense dramatisch. Wenn es mehrere gibt sHochspannungs mit unterschiedlichem Werts auf dem Brett, dann mehrere Leistungsebenes werden benötigt, Denken Sie daran, ihre eigene gekoppelte Energie- und Bodenebene zu erstellens für die unterschiedliche Leistung sUpplies. In beiden cases oben, den Hersteller berücksichtigen."s Anforderungs für eine ausgewogene sStruktur bei der Bestimmung der Platzierung der Gegenleistung und der Erdungsebenes auf dem Brett.

7. Summary
Given that most Ingenieurs desSign Boards as konventionell printed Leiterplattes mit einer Dickess von 62 Mios und nicht blind oder begraben durchs, this discussIonen der Brettschichtung und sTacking is darauf beschränkt. Für Bretts mit zu unterschiedlicher Dickesses, die Schichtung sin diesems Artikel kann nicht ideal sein. Darüber hinaus, circuit boards mit blindem oder vergrabenems sind procesessunterschiedlich, und der Schichtungsansatz in diesems Papier is nicht anwendbar. Die Dickess, über Process und die Anzahl der Schichtens der Leiterplatte in der Leiterplatte design sind nicht der Schlüssel zu sLösung des Problems. Hervorragend geschichtet sTacking is to ensur die bypass und Entkopplung der Leistung busbar, so dass der Transient Spannung auf der Leistungs- oder Masseebene is nicht betrvonfen. Der Schlüssel zu sAbschirmung des elektromagnetischen Feldess of signals und Kraft. Idealerweise, dort ssollte ein in seinsIsdie Schicht zwischen der sSpurenschicht unds Rücklauf der Bodenschicht, und die gekoppelte Ebene spacing (or more than one pair) ssollte eins sEinkaufszentrum as possder. Basauf derse basc Konzepts und Prinzips, Leiterplattes die immers treffen die desZeichen-Anforderungs kann dessigniert.