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有許多方法可以解决電磁干擾問題. 現代電磁干擾抑制方法包括：使用電磁干擾抑制塗層選擇合適的電磁干擾抑制部件和電磁干擾模擬設計. 從最基本的開始 PCB佈局, 本文討論了 PCB分層 電磁干擾輻射控制中的疊加.
電源匯流排
合理地在集成電路的電源引脚附近放置適當容量的電容器可以使集成電路的輸出電壓跳變更快。 然而，問題並沒有就此結束。 由於電容器的頻率回應特性有限，電容器無法產生在全頻段清潔驅動IC輸出所需的諧波功率。 此外，在電源母線上形成的瞬態電壓將在去耦路徑的電感器上形成壓降。 這些瞬態電壓是主要的共模EMI干擾源。 這些問題應該如何解决？
就電路板上的集成電路而言，集成電路周圍的功率層可以被視為一個優秀的高頻電容器，它可以收集離散電容器洩漏的部分能量，該電容器提供高頻能量以實現清潔輸出。 此外，良好功率層的電感應較小，囙此由電感合成的瞬態訊號也較小，從而减少共模電磁干擾。
當然，電源層和IC電源引脚之間的連接必須盡可能短，因為數位信號的上升沿越來越快，最好直接連接到IC電源引脚所在的焊盤。 這需要單獨討論。
為了控制共模電磁干擾，功率平面必須有助於解耦，並具有足够低的電感。 該功率平面必須是一對設計良好的功率平面。 有人可能會問，好到底有多好？ 問題的答案取決於電源的分層、層之間的資料和工作頻率（即，IC上升時間的函數）。 通常，功率層的間距為6mil，中間層為FR4資料，功率層每平方英寸的等效電容約為75pF。 顯然，層間距越小，電容越大。
上升時間為100到300 ps的器件並不多，但根據現時的集成電路發展速度，上升時間在100到300 ps範圍內的器件將占很大比例。 對於上升時間為100到300ps的電路，3mil層間距將不再適用於大多數應用。 當時，有必要使用層間距小於1密耳的分層科技，並用高介電常數的資料取代FR4介電材料。 現在，陶瓷和陶瓷塑膠可以滿足100到300 ps上升時間電路的設計要求。
儘管未來可能會使用新材料和新方法, 對於當今常見的1到3ns上升時間電路, 3到6mil層間距和FR4電介質資料, 它通常足以處理高端諧波，並使瞬態訊號足够低, 也就是說, 共模電磁干擾可以降低到非常低的水准. 這個 PCB分層 本文中給出的堆疊設計示例將假設層間距為3到6密耳.
電磁遮罩
從訊號跟踪的角度來看，一個好的分層策略應該是將所有訊號跟踪放在一個或多個層上，這些層緊挨著電源層或地面層。 對於電源，一個好的分層策略應該是電源層和地面層相鄰，並且電源層和地面層之間的距離盡可能小。 這就是我們所說的“分層”策略。
什麼樣的疊加策略有助於遮罩和抑制電磁干擾？ 以下分層疊加方案假設電源電流在單層上流動，並且單個電壓或多個電壓分佈在同一層的不同部分。 多功率層的情况將在後面討論。
