PCB科技 - 關於高速PCB設計中的阻抗匹配

關於高速電路的阻抗匹配 印刷電路板設計
阻抗匹配是指在能量傳輸過程中, 負載阻抗必須等於傳輸線的特性阻抗. 此時, 透射不會產生反射, 這表明所有能量都被負載吸收. 相反地, 傳輸中存在能量損失. 高速行駛時 印刷電路板設計, 阻抗匹配與訊號質量有關.

什麼時候做 印刷電路板 軌跡需要阻抗匹配?

關鍵不是看頻率，而是看訊號邊緣的陡度，即訊號的上升/下降時間。 通常認為，如果訊號的上升/下降時間（按10%-90%計算）小於導線延遲的6倍，則為高速。 訊號，必須注意阻抗匹配的問題。 導線延遲通常為150ps/in。

特性阻抗

在訊號沿傳輸線傳播的過程中，如果傳輸線上到處都有一致的訊號傳播速度，並且組織長度的電容也相同，那麼訊號在傳播過程中始終會看到完全一致的暫態阻抗。 由於阻抗在整個傳輸線上保持不變，我們給出了一個特定的名稱來表示該特性或特定傳輸線的特性，稱為傳輸線的特性阻抗。 特性阻抗是指當訊號沿傳輸線傳播時，訊號看到的暫態阻抗值。 特性阻抗與印刷電路板導體層、印刷電路板使用的資料（介電常數）、跡線寬度以及導體與平面之間的距離等因素有關，與跡線長度無關。 可以使用軟件計算特性阻抗。 在高速印刷電路板佈線中，數位信號的軌跡阻抗通常設計為50歐姆，這是一個近似值。通常規定同軸電纜基帶為50歐姆，頻帶為75歐姆，成對導線（差分）為100歐姆。

阻抗匹配的常用方法

1、串聯端子匹配

在信號源端阻抗低於傳輸線的特性阻抗的情况下，在信號源端和傳輸線之間串聯電阻R，以使源端的輸出阻抗與傳輸線的特性阻抗匹配，並抑制從負載端反射的訊號。 反射再次發生。

匹配電阻選擇原則：匹配電阻值和驅動器的輸出阻抗之和等於傳輸線的特性阻抗。 常見CMOS和TTL驅動器的輸出阻抗將隨信號電平而變化。 囙此，對於TTL或CMOS電路，不可能有非常正確的匹配電阻，只能考慮折衷。 鏈式拓撲訊號網絡不適合串聯終端匹配，所有負載必須連接到傳輸線的末端。

串聯匹配是最常用的終端匹配方法。 它的優點是功耗低，驅動器沒有額外的直流負載，訊號和接地之間沒有額外的阻抗，並且只需要一個電阻元件。 常見應用：通用CMOS和TTL電路的阻抗匹配。 USB訊號也以這種管道採樣以進行阻抗匹配。

2、並聯端子匹配

當信號源的阻抗非常小時，通過新增並聯電阻將負載的輸入阻抗與傳輸線的特性阻抗匹配，以消除負載的反射。 實現形式分為單電阻和雙電阻兩種形式。

匹配電阻選擇原則：當晶片的輸入阻抗非常高時，對於單電阻形式，負載的並聯電阻值必須接近或等於傳輸線的特性阻抗； 對於雙電阻形式，每個並聯電阻值是傳輸線特性阻抗的兩倍。

並行終端匹配的優點是簡單易行, 但其明顯的缺點是會帶來直流功耗：單電阻法的直流功耗與訊號的占空比密切相關； 雙電阻法不管訊號是高還是低都有直流功耗, 但電流比單電阻法小一半.
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