精密PCB製造、高頻PCB、高速PCB、標準PCB、多層PCB和PCB組裝。
關於的問題
同一個問題可能得到不同的答案. 如果你在 conta公司c與仍在低速工作的工程師進行交流 c紅外光譜cuit 板 設計, 他們通常只是聳聳肩表示無助. 傳統的被動應對策略 信號完整性 低速時的問題 c紅外光譜cuit 板 設計 是為了製定適當的 設計 c針對 設計. 當一些special訊號 c頻道有嚴重的 信號完整性 問題蘇ch as訊號 c羅斯塔克或electromagnetic 干擾ce, 通常 設計 工程師總是添加stri公司ct physi公司cal c對a的約束 c特定部分 設計 甚至整個 設計 它本身.
即使這種解決方案仍能滿足暫時的需要，設計工程師也必須為此付出高昂的代價。 約束設計通常會新增最終產品成本並限制產品效能。 例如，設計工程師可能被迫新增訊號板層，因為他們無法找到合適的位置來實現特定的訊號互連。 然而，在當今高度激烈的市場競爭中，成本能否降到最低，能否提供獨特的產品效能，往往意味著產品的成敗。
最近，一家知名網路設備供應商的設計工程師使用我nnov預計起飛時間a開發的信號完整性分析工具集XTK對他們開發的路由器產品上的電路板進行訊號分析。 分析結果令人震驚。 儘管電路板工作正常，但非常嚴格的設計規則導致電路板設計的實施需要24層電路板以避免信號完整性問題。 分析結果表明，該設計存在嚴重的過度約束。 事實上，電路板設計只需要處理和實現8層電路板，同時不會干擾信號完整性問題。 改進後的產品僅在電路板的生產成本上就節省了200萬美元。
許多設計工程師發現，信號完整性分析不再僅僅是高速系統設計領域的一個特殊問題。 信號完整性問題的真正原因是訊號上升時間和訊號下降時間不斷减少，而不是系統時鐘的新增。 隨著集成電路製造商生產工藝科技的不斷進步，現時的工藝科技水准已達到0.25um甚至更低。 不斷改進組件生產科技，以消除過時和過時的科技。 當傳統的標準電子元件採用先進科技製造時，尺寸可以變得更小，同時，設備的開關速度也越來越快。 速度越快，訊號的上升時間和下降時間就越短。
事實上，大約每3年，電晶體柵極的大小將减少約30%，相應地，電晶體的開關速度將新增約30%。 訊號上升時間和下降時間的减少將導致“潜在危機”，最終將導致設計中的高速問題，這在傳統設計過程中從未被視為導致高速問題的因素。
為什麼說更快的訊號邊緣轉換（更短的訊號上升時間和訊號下降時間）而不是系統時鐘頻率的新增給電路板設計工程師帶來了嚴重而重大的設計挑戰？ 這是因為當訊號轉換相對較慢（訊號的上升時間和下降時間相對較長）時，個人電腦B中的佈線可以建模為具有一定延遲量的理想佈線，以確保相當高的精度。 對於功能分析，所有串聯延遲可以集中在驅動器的輸出端，通過不同串聯段連接到驅動器輸出端的所有接收器的輸入端子將同時觀察到相同的訊號。 波形。
集總延遲參數模型可以準確地分析電路行為，無需專業的模擬分析。 實踐表明，如果在設計中考慮集總參數的延遲因數，物理實現與理論分析和模擬非常接近。
As 這個 signal changes faster (signal rise time 和 fall time are shortened), ea公司ch w紅外光譜ing segment on 這個 c紅外光譜cuit 板 is transformed from an ideal w紅外光譜e to a c複合傳輸線. 此時, 訊號的延遲 connection公司公司公司公司公司 c不再以集總參數模型的管道在驅動器的輸出端建模. 此時, 當相同的驅動器訊號驅動 c複雜 印刷電路板 connection, 訊號重新c在ea上接收ch re公司公司c電子設備ctric盟友 connected在一起是不同的. Not only 這個 signal delay of 這個 ent紅外光譜e 印刷電路板 connection needs to 是 split into 這個 signal delays of 這個紅外光譜 respec動態 印刷電路板 connection段, 還有相互影響c各種輸電線路的e效應cea上的tsch 印刷電路板 connection段必須為 c謹慎地 c考慮到. 由於高速EFFcts, 這很困難cult公司用於 設計 工程師 to predict打開訊號 c複雜 印刷電路板 connections公司. 因此, transmission line 分析 is requ紅外光譜ed to determine 這個 acea輸入端訊號的實際延遲ch rec埃弗.
實踐經驗表明，一旦傳輸線的長度大於與駕駛員上升時間或下降時間相對應的有效長度的1/6，傳輸線的有效性就會出現。 例如，假設設計中使用的元件的上升時間為1ns，印刷電路板連接線上的訊號傳送速率為2ns/英尺，那麼只要連接線的長度超過1英寸，就會出現傳輸線效應，可能會出現高速電路問題。 顯然，電路板上所有導線的長度都小於1英寸。 電路板很少。 基於這種理解，可以想像，設計工程師在使用上升時間為1ns的組件進行設計時會遇到高速問題。
隨著集成電路工藝科技的不斷更新，上述問題越來越嚴重。
在今天的系統設計中，上升時間為1ns的設備很快就成為了過去。 PC設計工程師正在使用上升時間為0.5ns的高性能處理器來實現複雜的系統設計，例如時鐘速度超過400MHZ，匯流排工作頻率超過100MHZ。 這些設計工程師已經擁有高速電路設計的經驗，囙此他們將考慮高速設計中的特殊問題。 然而，高速設計問題已經變得越來越普遍。 只要設計工程師使用具有0.25um工藝科技的新一代FPGA器件或其他標準組件來設計新產品，這些高速問題就會層出不窮。 如果不進行某些類型的高速分析，則設計的系統很難正常工作。
設計中的訊號轉換而非時鐘頻率的持續加速將導致設計環境惡化：設計故障容差越來越小，設計中的任何細微差异都可能導致潜在問題。 我不能不提到最近在美國一家著名的機器視覺系統製造商發生的一件事。 這是美國著名的機器視覺系統（影像檢測系統）製造商。 最近，他們的電路板設計工程師遇到了一個非常奇怪的現象。 一種早在七年前就已成功設計、製造並投放市場的產品能够非常穩定可靠地運行和工作。 然而，最近從生產線推出的一款產品出現了問題，產品不能正常工作。
這是一個20MHz系統設計。 似乎沒有必要考慮高速設計問題。 無設計修改，所用部件與原設計要求一致。 設計工程師感到非常困惑：為什麼系統會失敗？ 在沒有任何設計修改的情况下，製造基於原始設計中相同的電子元件。 唯一不同的是，所使用的電子元件實現了小型化和更快，這主要是由於當今IC製造技術的不斷進步。 那麼是什麼導致了系統的故障呢？
事實證明，系統的故障是由於新的設備處理科技引入的信號完整性問題造成的。 在最初驗證的相對低速系統中，設計工程師沒有遇到這些問題，無需考慮。 信號完整性問題可以用不同的管道表示。 時間問題總是第一位的。 訊號上升時間和下降時間的縮短將首先導致所設計系統的計時問題。 其次，由傳輸線效應引起的訊號振盪、訊號超調和欠調都將對所設計系統的容錯性和單調性構成極大的威脅。 在慢系統中，互連延遲和訊號振盪通常被設計工程師忽略，主要是因為傳輸線效應引起的訊號振盪在慢系統中有足够的時間穩定。 然而，隨著訊號跳躍的不斷加速和系統時鐘頻率的不斷提高，設備間訊號傳輸和時鐘控制準備的時間大大縮短。 問題的嚴重性突然新增，故障概率也迅速新增。
高速電路的一些問題並不嚴重，而另一些則是災難性的。 例如，由於在傳輸線上建立訊號的來回反射而引起的訊號振盪可能會導致設備的錯誤觸發（多時鐘控制）。 主要由訊號反射引起的訊號超調將導致定時錯誤，甚至可能損壞部件。 當訊號的上升時間降到1ns以下時，訊號之間的串擾成為一個非常重要的問題。 串擾通常發生在高密度電路板設計中。 同時，訊號跳得很快，很容易在線路之間耦合形成串擾。 當訊號上升時間小於1ns時，訊號中的高頻諧波分量容易與相鄰訊號線耦合，形成串擾。 囙此，如果在電路板中有大量高速互連訊號線，這樣的系統容易出現這方面的問題。 高速器件的出現使得訊號的上升時間小於0.5ns，導致設計系統中出現更多問題：電力系統的穩定性問題和電磁干擾（EMI）問題。 當數据總線上同時發生數據變化的頻率很高時，可能會出現電力系統的穩定性，從而導致功率平面的大幅波動和波動。 系統中基準面的大波動和波動會影響設計中的訊號。 這種類型的系統設計需要仔細規劃電力系統設計，並選擇最合理的電力系統解耦策略。 兩者的緊密結合是確保電力系統穩定性的關鍵。 快速訊號也更容易受到輻射，囙此EMI越來越受到設計工程師的關注，並已成為新設計中必須考慮的一個重要方面。 特別是今天的電子產品必須面對許多行業法規。
不幸的是，在低速系統設計中，由訊號上升時間縮短引起的潜在危機往往被設計工程師忽視。 這是因為設計工程師不想進行信號完整性分析，但儘量避免。 真正的危險是，當信號完整性問題仍然不清楚時，許多電路板被發送處理。 同時，由於信號完整性問題本身的不可預測性，信號完整性問題可能不會在處理後的電路板的最終測試過程中表現出來，當產品發送給最終用戶時，可能會出現信號完整性問題。 如果產品在用戶網站出現故障，診斷和解决問題將變得非常困難。 真正的風險還在於較高的NRE（一次性工程成本）成本。 每個電路板產品設計製造商將分擔產品生命週期內的所有NRE費用。 電路板設計和生產完成後，由於不可預測的高速信號完整性問題導致的設計反覆運算將導致NRE成本快速新增。
電子產品設計和生產領域有一條眾所周知的公理：從設計階段到生產階段，重複性工作的成本呈指數級增長，一旦產品被分發到最終用戶網站，重複性工作的成本將變得更高。 囙此，任何能够在設計和生產過程中正常工作的板級設計，如果產品在發送到用戶網站後出現問題，與設計工程師在傳統高速設計領域中發現和解决問題的期望相比，產品開發正在進行中，成本結構將帶來更大的風險。 這些成本不僅包括大量重複性工作直接造成的巨大成本，還反映了用戶的不滿和信心的喪失。 上述問題强烈要求在任何板級產品的開發週期中引入新步驟，以防止信號完整性問題潜入生產過程。 多年來，ASIC設計工程師已經形成了一個良好的習慣。 作為契约協定的一部分，ASIC設計工程師必須與ASIC製造商簽署設計“簽准”，以確保設計資訊的完整性。 在定制晶片開發過程中，投入的NRE成本可能高達數十萬美元。 IC生產和加工製造商强烈要求，每項此類設計都必須通過“黃金版”模擬器的測試，以保護其自身的成本投入和權利義務。 此外，添加“簽名接受”步驟有效地保護和限制了設計師和加工製造商。 這不僅要求IC加工廠家為其客戶生產合格、高品質的器件產品，還要求IC設計工程師設計更加標準化，所設計的器件具有高度的可製造性。 對於電路板設計和加工製造商來說，高速電路設計的簽署（電路板發送加工前的信號完整性驗證）同樣重要。 作為常規設計過程中的一個步驟，高速信號完整性驗證測試工具用於分析和驗證每個板級設計（與設計中的時鐘速度無關）。 設計工程師必須確保設計中的信號完整性問題在將設計發送到製造過程之前已得到解决。 囙此，設計工程師相信他們設計的產品有更好的品質保證。 將設計的產品運送到最終用戶網站後，將不再出現無法預測的信號完整性問題。 未來，設計工程師不再需要擔心他們是否添加了適當的設計約束以解决板級設計中的信號完整性問題，或者他們是否在設計過程中盡一切努力專注於解决關鍵的高速訊號線問題。 電路板佈局後對信號完整性的簽核驗證可以消除這種風險和工程師的擔憂。
哪種類型的模擬器可以為信號完整性分析和簽核驗證提供最佳解決方案？ 理想的模擬器可以同時分析整個電路板或由多個電路板組成的系統，而不是只分析電路板上的單個訊號線。 速度也是一個非常關鍵的因素，在合理的時間範圍內完成準確的信號完整性分析非常重要。 那些基於SPICE的信號完整性分析引擎具有足够的分析精度，但建立分析需要很長時間，而且分析運行速度較慢，囙此這種工具不實用。
“黃金版”模擬器還必須能够提供準確的輸電線路內部模型。 隨著訊號上升時間和下降時間的縮短，許多信號完整性分析引擎使用的理想無損傳輸線模型已不能滿足分析精度的要求。 此時，傳輸線應建模為真實的有損傳輸線模型。 同時，為了便於信號完整性問題的解决，應提供廣泛而詳細的分析報告，可以方便而詳細地指出具體的組件或具體的互連線。 違反信號完整性。 最後，此類工具還應具有强大的“假設”分析功能，以幫助設計工程師確定更合適的系統拓撲、連接終端匹配方案和驅動/接收器選擇。
此外，此類工具必須具有足够的能力來解决複雜問題，如電源平面分析和設計以及電磁輻射，並能够揭示兩者之間的關係，通過妥協找到最合適的解決方案。 最後但並非最不重要的一點是，此類工具必須支持最先進的模型，因為最終分析結果最終取決於分析中使用的模型。
理想的, 設計 工程師 hope to adopt ap贊成的意見priate strategies to minimize 高速 問題 when implementing plac水泥和佈線. 這個 implement自動化 of 高速 設計 methodology will undoubtedly greatly公司 im贊成的意見ve 這個 cost effe公司c動態n字母S of 設計ing 贊成的意見du公司公司公司cts： 信號完整性 analysis is implemented in 這個 planning stage before placement and routing in the專業版duct開發 cycle. 這個 new gener自動化 of EDA tec科技學 uses c受訓練驅動的placEMT和佈線方法有助於reduce昂貴 設計 反覆運算次數. 例如, Innoveda的ePlanner工具支持 設計 工程師 to think about the專業版totype of the 印刷電路板 通過之前的拓撲 設計 down to the 蘇bsequent 佈局 and routing 贊成的意見c字母S. 例如, ePlanner工具提供圖形cal 設計 space詳圖ction and 埋葬connection規劃和 設計 env紅外光譜onment. In this env紅外光譜onment, 設計 工程師 c實施“假設”分析以探索高速訊號策略, 並為下游路由器建立路由器. 重新asonable 設計 基於分析的規則 conclusions公司.
從一個長期的人ctive, 高速的最佳解決方案 設計 in the fut烏爾e is to perform 信號完整性 在 設計 cycle, 並將 信號完整性 佈局分析. 然而, 至於 c烏爾rent situation is conc歐尼斯特, the minimum requ紅外光譜ement is 那個 high-speed 設計 Sign-Off (信號完整性 ver如果ic在 c紅外光譜cuit 板 is sent for 馬努法cturing) must become是每個 c電路板設計 proc字母S. 步.
